屏蔽栅MOSFET及其制备方法技术

本申请实施例提供一种屏蔽栅MOSFET及其制备方法，其中制备方法包括：在外延层中形成多组深沟槽；形成第一栅氧化层；形成第一多晶硅层；形成覆盖源端引出区域的图案化的第一光刻胶层；去除栅端引出区域部分第一多晶硅层和外延层表面的第一栅氧化层；形成第二栅氧化层；形成覆盖源端引出区域的图案化的第二光刻胶层；去除栅端引出区域的深沟槽中的部分第二栅氧化层以及形成第二多晶硅层。本申请通过形成覆盖源端引出区域的主沟槽和辅沟槽的第一光刻胶层/第二光刻胶层，避免后续用于源极引出的主沟槽受到湿法刻蚀第一栅氧化层/第二栅氧化层的影响，避免了主沟槽的顶端侧壁发生侧掏，从而避免了源极和栅极的短接，降低了IGSS漏电。漏电。漏电。

【技术实现步骤摘要】
屏蔽栅MOSFET及其制备方法


[0001]本申请涉及半导体制造
，具体涉及一种屏蔽栅MOSFET及其制备方法。

技术介绍

[0002]屏蔽栅沟槽MOSFET(SGT)器件作为中压MOS器件的代表，常被作为开关器件广泛应用于电机驱动系统、逆变器系统及电源管理系统等，是核心功率控制部件。
[0003]但是目前在测试一款40V UDSGT时，发现其IGSS漏电超出预设的漏电量范围，也可以理解为，这款40V UDSGTIGSS漏电超出芯片漏电量设计规格，其中，IGSS指的是当在漏极和源极短路的情况下在栅极和源极之间施加指定电压时产生的漏电流。
[0004]参考图1和图2，图1是现有技术中的形成栅极多晶硅材料之后的屏蔽栅沟槽MOSFET的俯视图，图2是图1中沿AA
’
切线的屏蔽栅沟槽MOSFET的剖视图，该屏蔽栅沟槽MOSFET包括：衬底1、位于所述衬底上的外延层2、覆盖深沟槽底壁及下半部分侧壁的栅氧化层一3、源极多晶硅层材料4、栅氧化层二6、栅氧化层三7和栅极多晶硅材料5，其中，衬底包含源端引出区域和栅端引出区域，所述栅端引出区域可以是除去源端引出区域之外的衬底表面区域，源端引出区域的深沟槽填充源极多晶硅材料4，栅端引出区域的深沟槽依次形成堆叠的源极多晶硅材料4、栅氧化层二6和栅极多晶硅材料5，后续可以通过源端引出区域的源极多晶硅材料4引出栅端引出区域的深沟槽底部的源极多晶硅材料4，此时，源端区域的所有深沟槽中的源极多晶硅材料4均与电极(Source Pad)连接。但是，如图2所示，在源端引出区域，原本应该沉积栅氧化层一3的深沟槽侧壁顶端存在由于湿法刻蚀而形成的侧掏缺陷，导致在侧掏位置后续沉积了栅极多晶硅材料5，从而造成后续的源极和栅极短接，从而造成IGSS漏电超出预设的漏电量范围。
[0005]这款40V UDSGT设计特殊，芯片区域直接留出边缘部分作为源端引出使用，同时相邻沟槽中栅极多晶硅材料呈工字形上下连接，无法通过直接单纯的放大源极多晶硅层和有源区的版图来解决问题。

技术实现思路

[0006]本申请提供了一种屏蔽栅MOSFET及其制备方法，可以解决源端引出区域中源极和栅极短接造成IGSS漏电超出芯片漏电量设计规格的问题。
[0007]一方面，本申请实施例提供了一种屏蔽栅MOSFET的制备方法，包括：
[0008]提供一衬底，所述衬底上形成有外延层，所述外延层中形成有间隔排布的多组深沟槽，所述衬底包含源端引出区域和栅端引出区域；
[0009]形成第一栅氧化层，所述第一栅氧化层覆盖所述深沟槽的侧壁、底壁和所述外延层表面；
[0010]形成第一多晶硅层，所述第一多晶硅层填充所述深沟槽；
[0011]形成图案化的第一光刻胶层，所述图案化的第一光刻胶层覆盖源端引出区域的深沟槽中的第一多晶硅层和源端引出区域的外延层；
[0012]以所述图案化的第一光刻胶层为掩膜，刻蚀栅端引出区域的深沟槽中的部分厚度的第一多晶硅层；
[0013]以所述图案化的第一光刻胶层为掩膜，去除所述外延层表面的所述第一栅氧化层；
[0014]去除所述图案化的第一光刻胶层；
[0015]形成第二栅氧化层，所述第二栅氧化层覆盖所述源端引出区域的第一多晶硅层、所述栅端引出区域的剩余厚度的第一多晶硅层、所述第一栅氧化层和所述外延层；
[0016]研磨去除超出所述深沟槽表面的所述第二栅氧化层；
[0017]形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖源端引出区域的第一多晶硅层和源端引出区域的外延层；
[0018]以所述图案化的第二光刻胶层为掩膜，去除所述栅端引出区域的深沟槽中的部分厚度的所述第二栅氧化层；
[0019]去除所述图案化的第二光刻胶层；以及
[0020]形成第二多晶硅层，所述第二多晶硅层填充所述栅端引出区域的深沟槽的剩余空间；
[0021]其中，各组所述深沟槽均包括：一主沟槽和位于所述主沟槽的两侧的两个辅沟槽。
[0022]可选的，在所述屏蔽栅MOSFET的制备方法中，所述图案化的第一光刻胶层分别覆盖源端引出区域的主沟槽中的所述第一多晶硅层和源端引出区域的辅沟槽中的所述第一多晶硅层。
[0023]可选的，在所述屏蔽栅MOSFET的制备方法中，所述图案化的第二光刻胶层分别覆盖源端引出区域的主沟槽中的所述第一多晶硅层和源端引出区域的辅沟槽中的所述第一多晶硅层。
[0024]可选的，在所述屏蔽栅MOSFET的制备方法中，在形成第二多晶硅层之后，所述屏蔽栅MOSFET的制备方法还包括：
[0025]形成第一导电插塞和第二导电插塞，所述第一导电插塞位于所述栅端引出区域的主沟槽中的第二多晶硅层中，所述第二导电插塞位于所述源端引出区域的主沟槽中的所述第一多晶硅层中，其中，所述第一导电插塞不与所述栅端引出区域的辅沟槽中的所述第二多晶硅层连接；所述第二导电插塞不与所述源端引出区域的辅沟槽中的所述第一多晶硅层连接。
[0026]可选的，在所述屏蔽栅MOSFET的制备方法中，在去除所述图案化的第二光刻胶层之后，以及在形成第二多晶硅层之前，所述屏蔽栅MOSFET的制备方法还包括：
[0027]形成第三栅氧化层，所述第三栅氧化层覆盖所述栅端引出区域的深沟槽的部分侧壁。
[0028]可选的，在所述屏蔽栅MOSFET的制备方法中，形成图案化的第一光刻胶层，所述图案化的第一光刻胶层分别覆盖源端引出区域的第一多晶硅层的步骤包括：
[0029]形成第一光刻胶层，所述第一光刻胶层覆盖所述第一多晶硅层和所述第一栅氧化层；
[0030]通过曝光、显影，将所述第一光刻胶层转变为图案化的第一光刻胶层，所述图案化的第一光刻胶层覆盖源端引出区域的深沟槽中的第一多晶硅层和源端引出区域的外延层。
[0031]可选的，在所述屏蔽栅MOSFET的制备方法中，形成图案化的第二光刻胶层，所述图案化的第二光刻胶层分别覆盖所述源端引出区域的第一多晶硅层的步骤包括：
[0032]形成第二光刻胶层，所述第二光刻胶层覆盖所述第一多晶硅层、所述外延层和所述第二栅氧化层；
[0033]通过曝光、显影，将所述第二光刻胶层转变为图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖源端引出区域的深沟槽中的第一多晶硅层和源端引出区域的外延层。
[0034]另一方面，本申请实施例还提供了一种屏蔽栅MOSFET，包括：
[0035]衬底，所述衬底上形成有外延层，所述外延层中形成有间隔排布的多组深沟槽，所述衬底包含源端引出区域和栅端引出区域，其中，各组所述深沟槽均包括：一主沟槽和位于所述主沟槽的两侧的两个辅沟槽；
[0036]第一栅氧化层，所述第一栅氧化层覆盖源端引出区域的所述深沟槽的侧壁、底壁以及栅端引出区域的所述深沟槽的底部、部分侧壁；
[0037]第一多晶硅层，所述第一多晶硅层填充源端引出区域的所述深沟槽以及填充栅端引出区域的所述深沟槽的部分空间；...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅MOSFET的制备方法，其特征在于，包括：提供一衬底，所述衬底上形成有外延层，所述外延层中形成有间隔排布的多组深沟槽，所述衬底包含源端引出区域和栅端引出区域；形成第一栅氧化层，所述第一栅氧化层覆盖所述深沟槽的侧壁、底壁和所述外延层表面；形成第一多晶硅层，所述第一多晶硅层填充所述深沟槽；形成图案化的第一光刻胶层，所述图案化的第一光刻胶层覆盖源端引出区域的深沟槽中的第一多晶硅层和源端引出区域的外延层；以所述图案化的第一光刻胶层为掩膜，刻蚀栅端引出区域的深沟槽中的部分厚度的第一多晶硅层；以所述图案化的第一光刻胶层为掩膜，去除所述外延层表面的所述第一栅氧化层；去除所述图案化的第一光刻胶层；形成第二栅氧化层，所述第二栅氧化层覆盖所述源端引出区域的第一多晶硅层、所述栅端引出区域的剩余厚度的第一多晶硅层、所述第一栅氧化层和所述外延层；研磨去除超出所述深沟槽表面的所述第二栅氧化层；形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖源端引出区域的第一多晶硅层和源端引出区域的外延层；以所述图案化的第二光刻胶层为掩膜，去除所述栅端引出区域的深沟槽中的部分厚度的所述第二栅氧化层；去除所述图案化的第二光刻胶层；以及形成第二多晶硅层，所述第二多晶硅层填充所述栅端引出区域的深沟槽的剩余空间；其中，各组所述深沟槽均包括：一主沟槽和位于所述主沟槽的两侧的两个辅沟槽。2.根据权利要求1所述的屏蔽栅MOSFET的制备方法，其特征在于，所述图案化的第一光刻胶层分别覆盖源端引出区域的主沟槽中的所述第一多晶硅层和源端引出区域的辅沟槽中的所述第一多晶硅层。3.根据权利要求1所述的屏蔽栅MOSFET的制备方法，其特征在于，所述图案化的第二光刻胶层分别覆盖源端引出区域的主沟槽中的所述第一多晶硅层和源端引出区域的辅沟槽中的所述第一多晶硅层。4.根据权利要求1所述的屏蔽栅MOSFET的制备方法，其特征在于，在形成第二多晶硅层之后，所述屏蔽栅MOSFET的制备方法还包括：形成第一导电插塞和第二导电插塞，所述第一导电插塞位于所述栅端引出区域的主沟槽中的第二多晶硅层中，所述第二导电插塞位于所述源端引出区域的主沟槽中的所述第一多晶硅层中，其中，所述第一导电插塞不与所述栅端引出区域的辅沟槽中的所述第二多晶硅层连接；所述第二导电插塞不与所述源端引出区域的辅沟槽中的所述第一多晶硅层连接。5.根据权利要求1所述的屏蔽栅MOSFET的制备方法，其特征在于，在去除所述图案化的第二光刻胶层之后，以及在形成第二...

【专利技术属性】
技术研发人员：孙文镇，钱佳成，潘威豪，王雪纯，王艺晨，马栋，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：