形成集成电路结构的方法技术

本发明专利技术提供一种形成集成电路结构的方法，该方法包括提供半导体基底，于半导体基底中形成第一绝缘区，在形成第一绝缘区后，于半导体基底的表面形成金属氧化物半导体元件，其中形成金属氧化物半导体元件的步骤包括形成源极／漏极区，以及在形成金属氧化物半导体元件后，于半导体基底中形成第二绝缘区。本发明专利技术借着采取两阶段形成浅沟槽绝缘区，对于邻近浅沟槽绝缘区的金属氧化物半导体元件所造成的不利应力可减小，掺杂浓度的变动也可减小。

【技术实现步骤摘要】

本专利技术涉及集成电路，尤其涉及用以分隔集成电路的隔离结构的形成。
技术介绍
集成电路形成于半导体基底的表面上，其主要为硅基底。半导体元件间通过接近基底表面的隔离结构(isolation structure)而彼此隔离。隔离结构包括 场氧化(field oxides)区及浅沟槽绝缘区(STI)。场氧化区常使用硅的局部氧化(LOCOS)来形成。典型的工艺包括于基底 上毯覆式形成掩模层，并接着将掩模层图案化以露出下方硅基底的部分区 域。接着，于含氧气氛中进行热氧化(thermal oxidation)以将硅基底所露出的 部分氧化。接着，将掩模层移除。随着集成电路尺寸的縮小化，浅沟槽绝缘区还常用作隔离结构。图1显 示一集成电路结构的俯视图，其包括金属氧化物半导体元件(MOS元件)2与 12。金属氧化物半导体元件2包括形成于有源区6上的多晶栅极(gate poly)4。 金属氧化物半导体元件12包括形成于有源区16上的多晶栅极14。有源区6 与16借由浅沟槽绝缘区8而彼此分离，浅沟槽绝缘区8包括平行于金属氧 化物半导体元件2与12的栅极长度方向(即源极至漏极的方向， source-to-drain direction)的浅沟槽绝缘条(STI strips)8p以及包括平行于栅极 宽度方向的浅沟槽绝缘条82。浅沟槽绝缘区8的形成一般是在形成金属氧化物半导体元件前进行。在 随后的高温工艺步骤中(可能于高温700。C下进行)，由于浅沟槽绝缘区8与 有源区6与16之间的热膨胀系数不同，会产生应力。因此，浅沟槽绝缘区8 会将应力导入有源区6与16，影响金属氧化物半导体元件2与12的运行。 此外，源极/漏极区的形成需要注入掺杂物(dopant implantation)。在有源区6 与16靠近浅沟槽绝缘区8的部分，掺杂浓度可能会因掺杂物扩散进入浅沟 槽绝缘区8而有所变动(fluctuations)。使情况更糟糕的是， 一般而言，浅沟槽绝缘条8t的宽度Wl会大于浅沟 槽绝缘条82的宽度W2。这使得浅沟槽绝条82较容易产生孔洞。这会造成浅 沟槽绝缘条82在栅极长度方向所产生的应力不利地改变。因此，业界亟需能 解决上述问题的方法。
技术实现思路
本专利技术的目的在于提供一种，以克服现有技术 的缺陷。本专利技术提供一种，包括提供半导体基底，于半 导体基底中形成第一绝缘区，在形成第一绝缘区后，于半导体基底的表面形 成金属氧化物半导体元件，其中形成金属氧化物半导体元件的步骤包括形成 源极/漏极区，以及在形成金属氧化物半导体元件后，于半导体基底中形成第 二绝缘区。本专利技术还提供一种，包括提供半导体基底，形 成金属氧化物半导体元件，包括半导体基底的顶表面形成栅极堆叠，于栅极 堆叠的侧壁形成栅极间隙壁，形成邻接于栅极间隙壁的源极/漏极区，以及于 源极/漏极区上形成硅化物区，蚀刻硅化物区的一部分与源极/漏极区的一部 分以形成沟槽，其中沟槽借由源极/漏极区的余留部分而与栅极间隙壁的外围 分隔，且其中沟槽延伸至源极/漏极区的底部下方，以及于金属氧化物半导体 元件上形成层间介电层，其中层间介电层延伸进入沟槽而形成浅沟槽绝缘 区。本专利技术实施例具有数个优点。借着采取两阶段形成浅沟槽绝缘区，对于 邻近浅沟槽绝缘区的金属氧化物半导体元件所造成的不利应力可减小。掺杂 浓度的变动也可减小。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下 附图说明图l显示公知集成电路结构的俯视图，其中金属氧化物半导体元件借由 浅沟槽绝缘区而彼此隔离。图2A-图8显示本专利技术实施例中间工艺步骤的剖面图与俯视图。 图9显示一集成电路的俯视图，其中浅沟槽绝缘区具有不规则形状。 图IO显示本专利技术的一N型金属氧化物半导体元件的实施例。 其中，附图标记说明如下2、 12、 40、 42、 140、 142 金属氧化物半导体元件；6、 16~有源区；4、 14 多晶栅极；8、 28、 74 浅沟槽绝缘区；82~浅沟槽绝缘条；Wl、 W2~ 宽度；18~芯片；20、 24~基底；22 埋层氧化层；34~垫层；36 硬掩模层； 30 沟槽衬层；32 介电材料；38 栅极电极条；44、 54~栅极；46、 48、 56、 48,、 482~源极/漏极区;50、 52、 60、 45、 55、 52" 52广硅化物区；47、 62、 57 应力结构；64~沟槽；66 接触蚀刻停止层；70 层间介电层；72~接触插 塞；80、 78~底部。具体实施例方式本专利技术实施例提供一种形成浅沟槽绝缘区及最终结构(resulting structure) 的新颖方法。以下将说明本专利技术优选实施例的中间工艺步骤。优选实施例的 各种变化将接着讨论。本专利技术的数个实施例与附图之间，将使用相似标号标 示相似的元件。图2A及图2B显示半导体芯片18的剖面图，其包括半导体基底20。在 一实施例中，如图2A所示，半导体基底20由半导体材料的块材所形成，例 如是硅。在另一实施例中，如图2B所示，半导体芯片18具有绝缘层上覆硅 (semiconductor-on-insulator, SOI)结构，半导体基底20位于埋层氧化层 (BOX)22上，而埋层氧化层22位于另一半导体层24上。图3A显示在半导体芯片18中形成浅沟槽绝缘区28的俯视图。在半导 体芯片18显示于图3A的区域中，形成有两个平行的浅沟槽绝缘区28。图 3B显示图3A中沿A-A'切线的剖面图。本专利技术实施例的浅沟槽绝缘区28的 工艺将参照图3B简要地讨论如下。首先，于基底20上形成垫层34与硬掩 模层36,并接着形成沟槽(将被浅沟槽绝缘区28所占据的空间)。沟槽可借 着各向异性等离子体蚀刻而形成，例如可使用含氟化合物(fluorine-containing chemicals)。在半导体芯片18具有绝缘层上覆硅结构(SOI)时，沟槽的深度可 与半导体基底20的深度相同，因此后续将形成的浅沟槽绝缘区28将与埋层6氧化层22实际接触(physically contact)。接着，可使用热氧化法于沟槽中形成沟槽衬层(trench liners)30。因此， 沟槽衬层30可包括氧化硅，虽然也可使用其他的介电材料。接着，将介电 材料32填入沟槽的剩余部分中。介电材料32的填入可使用高密度等离子体 化学气相沉积(HDPCVD)进行。然而，也可使用其他常用的方法，例如高深 宽比工艺(high aspect-ratio process, HARP)、次压化学气相沉积(SACVD)、及 /或旋转涂布(spin-on)。接着，可进行化学机械研磨(CMP)工艺以移除硬掩模 层36上多余的介电材料32。接着，将硬掩模层36与垫层34移除，留下浅 沟槽绝缘区28于沟槽中。接着，如图4A与图4B所示，形成栅极电极条38(及下方的栅极介电层， 未显示于图中)，其中栅极电极条38形成作最终金属氧化物半导体元件40 与42的一部分。在图4B所示的实施例中，金属氧化物半导体元件40与42 是P型金属氧化物半导体元件(PMOS)。在另一实施例中，如图10所示，金 属氧化物半导体元件，在图10中标示为金属氧化物半导体元件140与142， 为N型金属氧化物半导体本文档来自技高网...

【技术保护点】
一种形成集成电路结构的方法，包括：　提供一半导体基底；　于该半导体基底中形成一第一绝缘区；　在形成该第一绝缘区后，于该半导体基底的一表面形成一金属氧化物半导体元件，其中形成该金属氧化物半导体元件的步骤包括形成一源极／漏极区 ；以及　在形成该金属氧化物半导体元件后，于该半导体基底中形成一第二绝缘区。

【技术特征摘要】
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【专利技术属性】
技术研发人员：冯家馨，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]