NAND闪速存储器件及其操作方法技术

本发明专利技术提供了一种闪速存储器件及其操作方法，该闪速存储器件包括ＮＡＮＤ单元单位的块，块中的每个ＮＡＮＤ单元单位包括由ｎ个字线控制的ｎ个存储器单元晶体管ＭＣ，并且串联连接在与位线连接的串选择晶体管ＳＳＴ和接地选择晶体管ＧＳＴ之间。在向所选择的字线ＷＬ＜ｉ＞施加编程电压Ｖｐｇｍ的同时，向更靠近接地选择晶体管ＧＳＴ的附近的未被选择的字线施加截止电压Ｖｓｓ，以将第一局部沟道Ｃｈ１与第二局部沟道Ｃｈ２隔离。随着所选择的字线ＷＬ＜ｉ＞的位置ｉ增大而靠近ＳＳＴ，第二沟道电势Ｖｃｈ２趋于过度增大，这导致了误差。通过只在所选择的字线ＷＬ＜ｉ＞的位置ｉ等于或大于预定（存储的）位置编号ｘ时，更改施加到串选择线（ＳＳＬ）和／或位线（ＢＬ）的电压、或者施加到未被选择的字线（ＷＬ＜ｉ＋１＞至ＷＬ＜ｎ－＞）的通过电压Ｖｐａｓｓ，来防止Ｖｃｈ２的过度增大。如果执行步增脉冲编程（ＩＳＰＰ），则仅在ＩＳＰＰ循环计数ｊ等于或大于预定（存储的）临界循环数量ｙ时更改所施加的电压。

【技术实现步骤摘要】

本专利技术一般涉及闪速存储器件，更具体来说，涉及一种在编程过 程中将闪速存储器件中的未被选择的存储器单元晶体管偏置以减少由 于热载流子效应导致的编程误差的方法。
技术介绍
诸如闪速存储器件的非易失性存储器件可以设置为NOR型构造 或NAND型构造，并可以被电重写入且以高集成密度形成。NAND型 非易失性半导体存储器件包括多个NAND单元单位(cell unit)。通过 在源和漏之间串联连接沿着列方向的多个存储器晶体管来构造每个 NAND单元单位。选择栅(SG)晶体管连接到串联连接的存储器晶体 管电路的每个端。两种非易失性存储器晶体管是浮栅型存储器晶体管和浮动捕获 (floating trap)(电荷捕获)型存储器晶体管。浮栅型存储器晶体管 包括控制栅和导电浮栅，其中，导电浮栅通过绝缘层与衬底中形成的 场效应晶体管(FET)隔离。浮栅型存储器晶体管可以通过在导电浮栅 上将电荷存储为自由载流子来编程。除了浮栅型存储器晶体管具有两个栅而不是只有一个栅之外，浮 栅型存储器晶体管与标准的MOS晶体管类似。 一个栅是与其它MOSFET晶体管相同的控制栅(CG)，而第二个栅是被氧化物绝缘体 环绕的浮栅(FG)。因为FG被浮栅型存储器晶体管的绝缘氧化物层 隔离，所以处于其上的任何电子都被捕获在那，由此来存储信息。当电子被捕获在FG上时，它们改变(局部抵消)来自CG的电场， 这样改变了单元的阈值电压(Vt)。因此，当通过将特定电压施加到 控制栅(CG)上来"读取"单元时，根据单元的阈值电压(Vt)，电 流将在单元的源和漏连接之间流动或不流动。电流是存在还是不存在 被感测并被翻译成"1"和"0"，从而再现所存储的数据。电荷捕获型存储器晶体管可包括形成在衬底中的场效应晶体管 (FET)沟道和栅电极之间的非导电电荷贮存层。浮动捕获型存储器晶 体管可以通过将电荷存储在非导电电荷贮存层中的陷阱(trap)中被编 程。当正电压施加到栅电极上时，电子隧穿穿过隧穿绝缘层20从而变 成被捕获在电荷贮存层中。随着电子积累在电荷贮存层中，存储器晶 体管的阈值电压增大，并且存储器晶体管变成被编程。当负电压施加 到栅电极时，被捕获的电子穿过隧穿绝缘层释放至半导体衬底。同时， 空穴变成被隧穿绝缘层捕获，存储器晶体管的阈值电压减小，并且存 储器晶体管被擦除。典型地，NAND闪速存储器串(string)与其它串通过浅沟槽隔离 (STI)而被隔离开，以防止相邻的半导体器件组件之间的电流泄漏。 NAND存储器串包括三种晶体管存储器晶体管型晶体管(memory transistor transistors)(实现非易失性数据贮存)；串选择晶体管SST; 以及接地选择晶体管GST。典型地，在NAND闪速存储器件中，串选 择晶体管和接地选择晶体管(SSL和GSL)位于NAND串的端部，并 用于在编程、擦除和读取操作中选择NAND串。沿着行方向布置的成组的NAND单元单位(NAND串)被称作 NAND单元块(存储块，MB)。布置在相同行的选择晶体管SST和 GST的栅公共地连接到选择栅线中对应的一个，并且布置在相同行的 存储器晶体管的控制栅公共地连接到控制栅线中对应的一个。如果n 个存储器晶体管在NAND单元单位中串联连接，则包含在一个NAND 单元单位中的存储器晶体管的控制栅线(字线WLo)的数量也是n。当对数据进行编程时，首先，同时擦除存储在整个存储块(MB) 中的存储器贮存单元的所有存储器晶体管中存储的所有数据项。通过 将所选择的存储块中的存储器晶体管的所有控制栅线(字线)设置成 低电压Vss (例如，0V)，并将高的正电压Vera (擦除电压，例如， 20V)施加到p型阱区，来执行擦除处理，其中，在p型阱区中，存储 器单元阵列被形成为将浮栅中的电子释放到沟道区。结果，在整个存储块中存储器贮存单元的所有存储器晶体管中存储的所有数据项全被 设置成"1"数据。可以同时擦除多个或所有的存储块。在上述的数据同时擦除步骤之后，对与所选择的控制栅线连接的 多个存储器晶体管同时进行数据编程程序。通常地，将待被编程到与 所选择的控制栅线连接的存储器晶体管中的二进制数据的单位定义为 数据的一 "页(page)"。在其中数据被编程到存储块中的存储器晶体 管(页)中的"页"顺序，基于在其中以随机顺序将数据编程(随机 编程处理)的系统，或者基于在其中将数据沿着一个方向顺序编程(顺 序编程处理)的系统。通常地，在顺序编程处理的过程中，数据从源 侧存储器晶体管依次地在顺序页中被编程。如果与编程处理同时地将高的正电压Vpgm (编程电压，例如， 20V)施加到所选择的控制栅线，则在"0"数据的情况下电子从存储 器晶体管的沟道注入到浮栅中。这就是所谓的"0"编程或"0"写入。 在该情况下，在"1"数据的情况下禁止电子的注入(所谓的编程禁止、 "1"编程或"1"写入)。由此，在将随机数据写入到一页的存储器晶体管的同时，同时地执行两种类型的数据编程操作，并必须根据其 编程数据来控制每个存储器晶体管的沟道电压。例如，在"0"数据的 情况下，沟道电压被保持为低，以便于在编程电压Vpgm施加到控制 栅时，向在浮栅下的栅绝缘膜施加强的电场。在"l"数据的情况下， 沟道电压被升压，以使得弱的电场施加到栅绝缘膜，并禁止电子注入 到浮栅中。如果沟道电压被不充分地升压，则电子被注入使得将经历 "1"编程处理的存储器晶体管的阈值电压将发生变化。这种现象被称作"错误编程"或者"写入误差"。因此，为了实现NAND型闪存EEPROM 的编程操作，必须将由于错误编程导致的阈值电压变化抑制在特定的 范围内，以不造成错误操作。已知各种类型的NAND沟道电压控制方法。自举(self-boost) (SB)编程方法普遍用于在"1"数据编程情况下将NAND单元单位 的所有沟道区设置为电浮动状态，并通过利用与控制栅的电容耦合将 沟道电压升压。在第11期(1995)第30巻的IEEE Journal of Solid-state Circuits中的第1149-1156页描述了由K.D.Suh等人所著的自举编程方 法。在美国专利第5715194号和第6930921号中描述了另一自举系统， 即局部自举系统(LSB)。局部自举系统(LSB)是用于从公共源线 CSL侧的控制栅线(字线)(例如，字线WL<xx>)开始，顺序将数 据编程的顺序编程方法。局部自举(LSB)系统将把所选择的存储器晶 体管(WL<i>)两侧的存储器晶体管设置成截止状态，以便于只将所选 择的存储器晶体管(WL<i>)的沟道和扩散层(升压区)与剩余的存储 器晶体管电隔离，从而将以上区域设置成电浮动状态并将其电压升压。擦除区自举(EASB)系统是另一个自举系统。在日本专利申请未 审公开第10-283788号中描述了擦除区自举系统。EASB系统基于从如 之前描述的公共源线CSL侧上的控制栅线开始的顺序编程数据。低电 压Vcutoff施加到与所选择的存储器单元晶体管的公共源线CSL侧相邻并位于其上的存储器单元晶体管的控制栅线(字线)，以使存储器单 元晶体管截止。编程电压Vpgm施加到所选择的存储器单元晶体管的 控制栅线(W本文档来自技高网...

【技术保护点】
一种对闪存单元单位进行编程的方法，其中，所述闪存单元单位具有与由串选择线ＳＳＬ控制的串选择晶体管ＳＳＴ连接的ｎ个存储器单元晶体管ＭＣ＜０＞至ＭＣ＜ｎ－１＞，所述ｎ个存储器单元晶体管ＭＣ＜０＞至ＭＣ＜ｎ－１＞分别由ｎ个字线ＷＬ＜０＞至ＷＬ＜ｎ－１＞控制，所述方法包括：　向所述串选择线ＳＳＬ施加第一预定电压Ｖｃｃ；以及　向所述ＳＳＬ施加第二预定电压（Ｖｃｃ－α或者Ｖｃｃ＋α），同时向所选择的字线ＷＬ＜ｉ′＞施加编程电压Ｖｐｇｍ，以减小至少多个存储器单元晶体管的沟道电势 。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴东妍，李云京，宋在爀，李昌燮，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]