半导体器件及其制造方法技术

本公开的各种实施例涉及一种半导体器件及其制造方法。一种半导体器件，包括半导体衬底(SUB)上的绝缘层(IFL)、该绝缘层(IFL)上的导电膜(PL)、覆盖该导电膜(PL)的层间绝缘膜(IL)、该层间绝缘膜(IL)、该导电膜(PL)和该绝缘层(IFL)中的接触孔(CH1)、以及嵌入该接触孔(CH1)中的插塞(PG1)。该层间绝缘膜(IL)的侧表面与该导电膜(PL)的侧表面分离以暴露该导电膜(PL)的上表面的一部分，并且该绝缘层(IFL)的该侧表面与该导电膜(PL)的该侧表面分离以暴露该导电膜(PL)的下表面的一部分。从该导电膜(PL)的该下表面到该接触孔(CH1)的该底部的距离(L1)比从该导电膜(PL)的该侧表面到该层间绝缘膜(IL)的该侧表面的距离(L2)长。间绝缘膜(IL)的该侧表面的距离(L2)长。间绝缘膜(IL)的该侧表面的距离(L2)长。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]于2022年3月2日提交的日本专利申请第2022
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032023号的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。


[0003]本专利技术涉及一种半导体器件及其制造方法，并且更特别地，涉及一种包括形成在层间绝缘膜中的接触孔的半导体器件及其制造方法。

技术介绍

[0004]作为功率器件，应用竖直沟槽栅极结构的功率MOSFET(金属氧化物半导体场效应晶体管)和IGBT(绝缘栅极双极晶体管)是已知的。包括功率器件的一些半导体器件(半导体芯片)除了其中形成主器件的单元区域之外还包括电阻区域和二极管区域。
[0005]例如，在日本未审查专利申请公开2006
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324570中公开了一种包括功率MOSFET和保护二极管的半导体器件。保护二极管形成在元件隔离部分上并且覆盖有层间绝缘膜。在层间绝缘膜中形成接触孔，并且在接触孔中嵌入栅极布线和源极电极。保护二极管的一端电连接到栅极布线，保护二极管的另一端电连接到源电极。

技术实现思路

[0006]在下文中，将参考图27至图32描述由本申请的专利技术人研究的研究示例1至示例3的半导体器件。这些器件包括作为动力器件的IGBT。图27至图32示出了其中形成电阻元件的区域，作为不同于IGBT的示例性半导体元件。这里，导电膜PL构成电阻器件。
[0007]图27示出了研究示例1的半导体器件。如图27中所示，在研究示例1中，导电膜PL经由绝缘膜IF2形成在半导体衬底SUB的上表面上。绝缘膜IF2例如是氧化硅膜。导电膜PL例如是多晶硅膜，并且构成电阻器件。在半导体衬底SUB的上表面上形成层间绝缘膜IL，以便覆盖导电膜PL。层间绝缘膜IL例如是通过CVD方法形成的氧化硅膜。
[0008]在层间绝缘膜IL中形成接触孔CH1。接触孔CH1在与到达IGBT的体区域和发射极区域的接触孔相同的工艺中形成。
[0009]这里，接触孔CH1通过被蚀刻得比层间绝缘膜IL的厚度更深而形成。因此，接触孔CH1也形成在导电膜PL的一部分中。如果导电膜PL的厚度足够厚(诸如600nm)，则接触孔CH1的底部部分位于导电膜PL内部，并且接触孔CH1不会到达半导体衬底的SUB。
[0010]图28示出了研究示例2的半导体器件。在研究示例2中，该器件比研究示例1中的器件更小型化。因此，如图28中所示，通过CMP方法在层间绝缘膜IL的上表面上执行平坦化处理，以提高接触孔的加工精度。在诸如SOC(片上系统)的精细工艺的半导体器件中，使用通过在开放空间中放置虚拟图案来进一步平坦化层间绝缘膜IL的上表面的方法。另一个方面，在诸如IGBT的功率器件中，使用此类方法不是很现实，因为几乎没有空间来填充虚拟图案。
[0011]因此，在研究示例2中，导电膜PL的厚度被设置为比研究示例1的薄，并且被设置为例如250nm。因此，层间绝缘膜IL的上表面中的台阶差减小。
[0012]然而，由于导电膜PL的厚度和导电膜PL上的层间绝缘膜IL的厚度减小，所以当形成接触孔CH1时，接触孔CH1的底部部分可能穿透导电膜IF2。此外，取决于形成接触孔CH1时的蚀刻速率，接触孔CH1的底部部分到达半导体衬底的SUB，并且出现短路故障。
[0013]为了避免此类问题，可以设想通过在与到达IGBT的体区域和发射极区域的接触孔不同的制造过程中形成接触孔CH1来单独控制接触孔CH1的深度。然而，在此情况下，由于执行了掩模数量的增加和制造过程的添加，因此增加了制造成本。
[0014]图29至图32示出了研究示例3的半导体器件。在研究示例3中，如图29中所示，绝缘膜IF1形成在绝缘膜IF2下面。绝缘膜IF1例如是通过热氧化方法形成的氧化硅膜。通过在导电膜PL下面设置绝缘层IFL，该绝缘层IFL是作为绝缘膜IF1和绝缘膜IF2的层压膜，即使接触孔CH1穿透绝缘膜IF2，也可以防止接触孔CH1的底部到达半导体衬底的SUB。
[0015]在最近的工艺中，为了增加插塞和嵌入在IGBT的接触孔中的发射极区域之间的接触面积以及插塞PG1和导电膜PL之间的接触面积，在层间绝缘膜IL上执行各向同性蚀刻工艺。在此各向同性蚀刻工艺中，使用包含氢氟酸的溶液，并且选择性地蚀刻氧化硅膜。
[0016]图30示出了各向同性蚀刻工艺后的状态。通过各向同性蚀刻工艺，层间绝缘膜IL的侧表面收缩，并且导电膜PL的上表面被暴露。与此同时，由氧化硅膜制成的绝缘膜IF2和绝缘膜IF1的一部分也被退回，并且导电膜PL的下表面被暴露。
[0017]此后，如图31中所示，在接触孔CH1中形成阻挡金属膜BM，如图32中所示，在阻挡金属膜BM上形成导电膜CF以填充接触孔CH1的内部。阻挡金属膜BM和导电膜CF形成插塞PG1。阻挡金属膜BM通过CVD方法形成，并且由例如钛膜和氮化钛的层压膜形成。导电膜CF通过CVD方法形成并且由例如钨膜制成。
[0018]通过上面所描述的各向同性蚀刻工艺，在接触孔CH1中从导电膜PL的侧表面到层间绝缘膜IL的侧表面的距离变为距离L2。从导电膜PL的下表面到接触孔CH1的底部部分的距离是距离L3。通过热氧化方法形成的绝缘膜IF1的蚀刻速率略低于通过CVD方法形成的绝缘膜IF2和层间绝缘膜IL的蚀刻速率。因此，距离L3等于或短于距离L2。
[0019]如图31中所示，当距离L3短时，因为当形成阻挡金属膜BM时，在CVD方法中使用的气体没有充分供应到导电膜PL的下表面附近，所以很可能产生阻挡金属膜BM的厚度不够的部分。
[0020]当形成导电膜CF时，阻挡金属膜BM也用作晶种膜。因此，如图32中所示，在阻挡金属膜BM薄的部分，导电膜CF不太可能充分生长，并且可能在接触孔CH1中产生间隙。此外，在未形成阻挡金属膜BM的部分中，WF6气体与导电膜CF(多晶硅膜)反应，并且出现导电膜CF的一部分不存在的缺陷。此类位置在图32中示出为有缺陷的位置20并且在随后的制造步骤中容易腐蚀或变形。
[0021]为了增加距离L3，可以想到增加各向同性蚀刻工艺的持续时间，但是这也增加了距离L2并且加宽了接触孔CH1的开口宽度。因此，IGBT的接触孔的开口宽度变得太宽，使得IGBT的栅极电极暴露在IGBT的接触孔中。因此，存在IGBT的栅极电极电连接到发射极电极的问题。
[0022]本申请的主要目的是抑制上述缺陷并且提高半导体器件的可靠性。从本说明书和
附图的描述中，其他目的和新颖特征将变得显而易见。
[0023]解决问题的手段
[0024]本申请中公开的典型实施例将简要描述如下。
[0025]根据实施例的半导体器件包括：
[0026]半导体衬底，具有上表面和下表面；
[0027]绝缘层，形成为从半导体衬底的上表面到半导体衬底的内部；
[0028]第一导电膜，形成在绝缘层上，
[0029]层间绝缘膜，形成在半导体衬底的上表面上以覆本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底，具有上表面和下表面；绝缘层，形成为从所述半导体衬底的所述上表面到所述半导体衬底的内部；第一导电膜，形成在所述绝缘层上，层间绝缘膜，形成在所述半导体衬底的所述上表面上以覆盖所述第一导电膜；第一接触孔，形成在所述层间绝缘膜、所述第一导电膜和所述绝缘层中，使得所述第一接触孔的底部部分被定位在所述绝缘层中；以及第一插塞，形成为填充所述第一接触孔，其中在所述第一接触孔中，所述层间绝缘膜的侧表面与所述第一导电膜的侧表面分离，使得所述第一导电膜的上表面的一部分从所述层间绝缘膜暴露，其中在所述第一接触孔中，所述绝缘层的侧表面与所述第一导电膜的侧表面分离，使得所述第一导电膜的下表面的一部分从所述绝缘层暴露，并且其中从所述第一导电膜的所述下表面的所述部分到所述第一接触孔的所述底部部分的第一距离比从所述第一导电膜的所述侧表面到所述层间绝缘膜的所述侧表面的第二距离长。2.根据权利要求1所述的半导体器件，其中所述第一插塞包括：阻挡金属膜和第二导电膜，所述第二导电膜形成在所述阻挡金属膜上，并且其中所述阻挡金属膜在所述第一接触孔中与所述第一导电膜的上表面的所述部分、所述第一导电膜的所述侧表面以及所述第一导电膜的所述下表面的所述部分接触。3.根据权利要求1所述的半导体器件，其中所述绝缘层包括：第一绝缘膜和第二绝缘膜，所述第一绝缘膜形成在所述半导体衬底内部，所述第二绝缘膜形成在所述第一绝缘膜上，其中所述第一绝缘膜的厚度比所述第二绝缘膜的厚度薄，并且其中所述第一接触孔的所述底部部分位于所述绝缘层的所述第一绝缘膜中。4.根据权利要求3所述的半导体器件，其中所述层间绝缘膜、所述第一绝缘膜和所述第二绝缘膜的每一者都是氧化硅膜，并且其中所述第一导电膜是多晶硅膜。5.根据权利要求1所述的半导体器件，其中所述半导体衬底包括：第一区域和第二区域，在所述第一区域中形成所述第一导电膜，在所述第二区域中形成IGBT单元并且所述第二区域不同于所述第一区域；其中所述IGBT单元包括形成在所述半导体衬底的上表面中的沟槽；栅极绝缘膜，形成在所述沟槽中；栅极电极，形成在所述栅极绝缘膜上以填充所述沟槽；第一导电类型的基极区域，形成在所述半导体衬底的所述上表面中，使得所述基极区域的底部部分被定位在所述沟槽的底部部分上方；以及发射极区域，形成在所述基极区域中并且具有与所述第一导电类型相反的第二导电类型，其中所述层间绝缘膜的一部分形成在所述第二区域上，以覆盖所述栅极电极、所述基
极区域以及所述发射极区域，其中在所述层间绝缘膜的部分中形成第二接触孔，使得所述第二接触孔的底部部分位于所述基极区域中，其中所述层间绝缘膜的所述部分的侧表面与所述发射极区域的侧表面分离，使得所述发射极区域的上表面的一部分从所述层间绝缘膜的所述部分暴露，并且其中第二插塞被嵌入所述第二接触孔中。6.根据权利要求5所述的半导体器件，其中所述第一区域和所述第二区域中的所述层间绝缘膜经受平坦化处理，用于使所述间绝缘膜的上表面平坦化。7.根据权利要求5所述的半导体器件，还包括：栅极布线，形成在所述层间绝缘膜上并且电连接到所述栅极电极；发射极电极，形成在所述第二区域的所述层间绝缘膜上，其中所述基极区域和所述发射极区域经由所述第二插塞电连接到所述发射极电极，并且其中所述第一导电膜经由所述第一插塞电连接到所述栅极布线，并且被用作电阻元件和二极管元件中的一者。8.一种制造半导体器件的方法，包括以下步骤：(a)制备具有上表面和下表面的半导体衬底；(b)在所述步骤(a)之后，形成从所述半导体衬底的上表面延伸到所述半导体衬底的内部的第一绝缘膜；(c)在所述步骤(b)之后，在所述第一绝缘膜上形成厚度比所述第一绝缘膜薄的第二绝缘膜；(d)在所述步骤(c)之后，在所述第二绝缘膜上形成第一导电膜；(e)在所述步骤(d)之后，在所述半导体衬底的所述上表面上形成层间绝缘膜，以覆盖所述第一导电膜；(f)在所述步骤(e)之后，在所述层间绝缘膜、所述第一导电膜、所...

【专利技术属性】
技术研发人员：工藤章太郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：