电子封装件及其制法制造技术

本发明专利技术涉及一种电子封装件及其制法，其制法包括于一具有线路层的承载结构的相对两侧上分别配置一线路构件以及多个电子元件，以经由该线路层及该线路构件，使该多个电子元件的任二者相互电性导通，其中，该承载结构的垂直投影面积大于该线路构件的垂直投影面积，并使该线路构件未伸出该承载结构的侧面，以经由该线路构件取代该承载结构的部分线路层的配置层数，以降低该承载结构制作该线路层的困难度。度。度。

【技术实现步骤摘要】
电子封装件及其制法


[0001]本专利技术有关一种半导体封装制程，尤指一种可提升良率的电子封装件及其制法。

技术介绍

[0002]随着科技的演进，电子产品需求趋势朝向异质整合迈进，为此，多芯片封装结构(MCM/MCP)逐渐兴起。
[0003]图1为现有半导体封装件1的剖面示意图。如图1所示，该半导体封装件1将多个半导体芯片11以覆晶方式经由多个导电凸块12设于一扇出型(Fan
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out，简称FO)重布线路层(redistribution layer，简称RDL)式线路结构10上，再以底胶13包覆该些导电凸块12，并以封装层18包覆该些半导体芯片11。之后，该线路结构10以多个焊球14设于一封装基板1a上，并以封装材15包覆该些焊球14。
[0004]现有半导体封装件1将多颗半导体芯片11封装整合成一颗芯片的功能特性，使该半导体封装件1具有较多的接点(I/O)数与扩充单颗芯片的功能，借此可大幅增加处理器的运算能力，以减少信号传递的延迟时间，故可应用于高密度线路/高传输速度/高叠层数/大尺寸设计的高阶产品。
[0005]然而，现有半导体封装件1随着半导体芯片11的整合数量增加，各半导体芯片11的接点(I/O)(即该导电凸块12)的数量会渐增，使各该导电凸块12之间的间距(pitch)渐小，故用以电性连接该些半导体芯片11的扇出型重布线路层式线路结构10的布线因需朝更细线路/细间距的规格制作而使制程困难度大幅提升，且该线路结构10的布线层数的需求也需一并增加，致使该半导体封装件1的整体制作成本随着该线路结构10的制作成本增加而大幅提高，并导致该半导体封装件1的产品良率不高。
[0006]因此，如何克服上述现有技术的问题，实已成为目前业界亟待克服的难题。

技术实现思路

[0007]鉴于上述现有技术的种种缺陷，本专利技术提供一种电子封装件及其制法，可降低承载结构制作线路层的困难度。
[0008]本专利技术的电子封装件，包括：具有线路层的承载结构，定义有相对的两侧；线路构件，其设于该承载结构的其中一侧并电性连接该线路层，其中，该承载结构的垂直投影面积大于该线路构件的垂直投影面积，并使该线路构件未伸出该承载结构的侧面；以及多个电子元件，其设于该承载结构的另一侧并电性连接该线路层，以经由该线路层及该线路构件，使该多个电子元件的任二者相互电性导通。
[0009]本专利技术亦提供一种电子封装件的制法，包括：将具有线路层的承载结构结合于一线路构件上，其中，该承载结构的垂直投影面积大于该线路构件的垂直投影面积，并使该线路构件未伸出该承载结构的侧面；以及设置多个电子元件于该承载结构上，使该线路构件及该多个电子元件分别位于该承载结构的不同侧，且令该多个电子元件电性连接该线路层，以经由该线路层及该线路构件，使该多个电子元件的任二者相互电性导通。
[0010]前述的电子封装件及其制法中，该线路构件为无核心层形式的布线结构。
[0011]前述的电子封装件及其制法中，该线路构件的线路配置层数大于该承载结构的线路层的配置层数。
[0012]前述的电子封装件及其制法中，该线路构件的线路配置层数至少五层。
[0013]前述的电子封装件及其制法中，该多个电子元件具有多个电极垫，且该线路构件的布设位置对应其所电性连接的该多个电子元件的电极垫的分布密集区域。
[0014]前述的电子封装件及其制法中，该线路构件相对该承载结构的垂直投影面积小于该多个电子元件中电性连接该线路构件的任一者相对该承载结构的垂直投影面积。
[0015]前述的电子封装件及其制法中，该线路构件于相对该承载结构的垂直方向上重叠该多个电子元件中电性连接该线路构件的任一者的部分区域。
[0016]前述的电子封装件及其制法中，还包括于该承载结构上配置多个导电柱，其位于该线路构件周围且电性连接该线路层。又包括先以包覆层包覆该线路构件与该多个导电柱，再将该承载结构形成于该包覆层上。进一步，还包括于该包覆层上形成多个电性连接该导电柱及/或该线路构件的导电元件。
[0017]由上可知，本专利技术的电子封装件及其制法中，主要经由该线路构件的设计，以满足任两个电子元件的电极垫的间距较小处需布设高层数线路层的布线需求，故相比于现有技术，本专利技术以小面积的该线路构件取代该承载结构的部分线路配置层数，以降低大面积的该承载结构制作该线路层的困难度，因而能达到降低制作成本及大幅提升良率的目的。
[0018]再者，本专利技术经由在该线路构件的周围以该包覆层填补整体结构强度，故能避免发生翘曲的问题。
[0019]另外，采用该线路构件配合该承载结构的布线设计，以减少该承载结构的线路层的配置层数，因而能有效降低整体制程难度及降低制作成本。
[0020]另外，经由该线路构件电性连接该导电元件，使该电子元件可通过该线路构件对外进行信号传递，以缩短电性路径，故可提升该电子封装件的电性表现。
附图说明
[0021]图1为现有半导体封装件的剖视示意图。
[0022]图2A至图2G为本专利技术的电子封装件的制法的剖视示意图。
[0023]图3为图2G的另一实施例的剖视示意图。
[0024]主要组件符号说明
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半导体封装件
[0026]1a
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封装基板
[0027]10
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线路结构
[0028]11
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半导体芯片
[0029]12,271
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导电凸块
[0030]13,272
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底胶
[0031]14
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焊球
[0032]15
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封装材
[0033]18,28
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封装层
[0034]2,3
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电子封装件
[0035]2a
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线路板
[0036]20
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电子装置
[0037]21,31
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线路构件
[0038]210
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线路重布层
[0039]211
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绝缘体
[0040]212
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保护膜
[0041]213
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电性接触垫
[0042]22,32
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导电体
[0043]22a,23a
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端面
[0044]23
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【技术保护点】

【技术特征摘要】
1.一种电子封装件，包括：具有线路层的承载结构，其定义有相对的两侧；线路构件，其设于该承载结构的其中一侧并电性连接该线路层，其中，该承载结构的垂直投影面积大于该线路构件的垂直投影面积，而使该线路构件未伸出该承载结构的侧面；以及多个电子元件，其设于该承载结构的另一侧并电性连接该线路层，以经由该线路层及该线路构件，使该多个电子元件的任二者相互电性导通。2.如权利要求1所述的电子封装件，其中，该线路构件为无核心层形式的布线结构。3.如权利要求1所述的电子封装件，其中，该线路构件的线路配置层数大于该承载结构的线路层的配置层数。4.如权利要求1所述的电子封装件，其中，该线路构件的线路配置层数为至少五层。5.如权利要求1所述的电子封装件，其中，该多个电子元件具有多个电极垫，且该线路构件的布设位置对应其所电性连接的该多个电子元件的电极垫的分布密集区域。6.如权利要求1所述的电子封装件，其中，该线路构件相对该承载结构的垂直投影面积小于该多个电子元件中电性连接该线路构件的任一者相对该承载结构的垂直投影面积。7.如权利要求1所述的电子封装件，其中，该线路构件于相对该承载结构的垂直方向上重叠该多个电子元件中电性连接该线路构件的任一者的部分区域。8.如权利要求1所述的电子封装件，其中，该电子封装件还包括设于该承载结构的多个导电柱，其位于该线路构件周围且电性连接该线路层。9.如权利要求8所述的电子封装件，其中，该电子封装件还包括一结合于该承载结构且包覆该线路构件与该多个导电柱的包覆层。10.如权利要求9所述的电子封装件，其中，该包覆层上形成有电性连接该多个导电柱及/或该线路构件的多个导电元件。11.一种电子封装件的制法，包括：将具有线路层的承载结构结合于一线路构件上，...

【专利技术属性】
技术研发人员：张立楚，许元鸿，江东昇，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：