用于射频LDMOS器件的测试结构和晶圆制造技术

本申请实施例提供用于射频LDMOS器件的测试结构和晶圆，该测试结构的外延层位于衬底之上，外延层中设有漂移区；栅极介质层位于外延层之上；栅位于栅氧化层之上；法拉第环结构部分覆盖栅，场板结构覆盖漂移区并与法拉第环结构连接为Z字型一体结构；介质层覆盖栅极介质层、栅和法拉第环结构，且法拉第环结构与栅、场板结构和栅极介质层中间由介质层隔开；第一焊盘通过位于介质层中的接触孔与场板结构相连；第二焊盘通过位于介质层中的接触孔与栅相连。采用本申请提供的测试结构能够在线测量射频LDMOS器件的栅源电容，从而有效缩短了产品设计和研发周期，降低了试错成本。降低了试错成本。降低了试错成本。

【技术实现步骤摘要】
用于射频LDMOS器件的测试结构和晶圆


[0001]本申请涉及半导体集成电路
，特别涉及一种用于射频LDMOS器件的测试结构和晶圆。

技术介绍

[0002]射频LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)是上世纪九十年代迅速发展起来的一种功率半导体器件。射频LDMOS具有开关速度快、线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好等优点，被广泛用于GSM、PCS、W
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CDMA基站的功率放大器，以及无线广播与核磁共振等方面。
[0003]典型的射频LDMOS的基本结构如图1所示，其主要包括衬底11和外延层12、位于外延层12内的阱区80和漂移区20，以及分别位于阱区80和漂移区20中的重掺杂区以分别作为源区81和漏区21；外延层12上设有层叠设置的栅氧化层30和多晶硅栅40，以及位于多晶硅栅40两侧的侧墙；此外外延层12上还设有覆盖重掺杂区的金属硅化物层71以及金属层72，以实现正面电极的引出，衬底11背面还设有背面金属层73以作为背面电极。
[0004]为了实现LDMOS的高频应用，往往还需要在多晶硅栅40和漂移区20上设置法拉第环结构50和场板结构60。法拉第环结构50既要起到屏蔽外界电场的作用，也不能阻挡多晶硅栅40与外界的电连接。漂移区20上方的场板结构60可以改变漂移区20的电场分布，通过调整场板结构60的长度可改变漂移区20中电力线的分布，即调制耗尽区电场，从而减小表面电场峰值，提高击穿电压、降低导通电阻。同时接地的法拉第环结构50可以屏蔽栅极和漏极之间的电场，从而减小栅漏之间的寄生电容Cgd，提高器件的功率增益和截止频率。
[0005]实际应用中，若法拉第环结构覆盖栅极过多，则会直接影响栅源电容Cgs，从而影响产品性能。但是目前栅源电容Cgs不能实现在线独立评价，只能在产品流片并封装完成后才能进行测试，若不满足要求则需要重新流片，极大的延长了产品设计和研发周期。

技术实现思路

[0006]为了解决上述技术缺陷，本申请实施例提供一种用于射频LDMOS器件的测试结构；本申请实施例还提供一种晶圆。
[0007]一方面，本申请实施例中提供了一种用于射频LDMOS器件的测试结构，包括一种用于射频LDMOS器件的测试结构，其特征在于，包括：衬底、外延层、栅极介质层、栅、法拉第环结构、场板结构、介质层、第一焊盘和第二焊盘，其中：
[0008]所述外延层位于衬底之上，所述外延层中设有漂移区，且所述漂移区位于所述栅沿栅长方向的一侧；
[0009]所述栅极介质层位于所述外延层之上，所述栅位于所述栅极介质层之上；
[0010]所述法拉第环结构部分覆盖所述栅并延伸至覆盖所述栅朝向所述漂移区的一侧，所述场板结构覆盖所述漂移区并与所述法拉第环结构结构相连成一体结构；
[0011]所述介质层覆盖所述栅极介质层、所述栅和所述法拉第环结构，且所述法拉第环
结构与所述栅、以及所述场板结构和所述栅极介质层之间均由所述介质层隔开；
[0012]所述第一焊盘通过贯穿所述介质层的接触孔与所述场板结构相连；所述第二焊盘通过贯穿所述介质层的接触孔与所述栅相连。
[0013]另一方面，本申请实施例提供了一种晶圆，其特征在于，包括阵列排布的多个LDMOS管芯区以及位于相邻LDMOS管芯区之间的划片道，其中：
[0014]所述LDMOS管芯区设有管芯，所述管芯采用介质隔离，在所述划片道设有上述任一项所述的测试结构。
[0015]本申请实施例中提供的用于射频LDMOS的测试结构，包含与射频LDMOS对应的栅和漂移区，分别覆盖栅和漂移区的法拉第环结构和场板结构，以及与法拉第环结构连接的第一焊盘、与栅连接的第二焊盘，通过两个焊盘测量法拉第环结构与栅之间的寄生电容，即可确定射频LDMOS器件中的栅源电容，因而能够实现射频LDMOS中栅源电容的在线测量，从而有效缩短了产品设计和研发周期，降低了试错成本。
[0016]本申请实施例中提供的晶圆，由于包括射频LDMOS器件以及上述测试结构，因此在晶圆加工过程中，可以通过上述测试结构在线独立评价射频LDMOS器件的栅源电容Cgs，而不必等待流片完成乃至封装完成，从而降低了晶圆加工过程中的测试成本。
附图说明
[0017]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0018]图1为现有的一种典型的射频LDMOS器件的剖面图；
[0019]图2为本申请实施例提供的一种用于射频LDMOS器件的测试结构的剖面图；
[0020]图3为本申请实施例提供的一种用于LDMOS器件的测试结构的俯视图；
[0021]图4为图3虚线处的剖面图；
[0022]图5为使用本申请实施例的测试结构测量栅源寄生电容的原理图；
[0023]图6为使用本申请实施例的测试结构测量漂移区电阻的原理图；
[0024]图7为本申请实施例提供的一种晶圆的结构示意图。
具体实施方式
[0025]为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0026]针对现有射频LDMOS制作过程中无法实现在线独立检测栅源电容Cgs的问题，本申请实施例提供了一种用于射频LDMOS器件的测试结构，如图2
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4所示，该测试结构包括衬底110、外延层120、栅极介质层300、栅400、法拉第环结构500、场板结构600、介质层700、第一焊盘910和第二焊盘920，其中：
[0027]衬底110具体可以是射频LDMOS器件中常用的半导体衬底，如硅衬底。外延层120位于衬底110之上，可通过外延工艺，在衬底110上制作形成外延层120。一般衬底110与外延层120的掺杂类型相同，外延层120的离子掺杂浓度低于衬底110的离子掺杂浓度。
[0028]外延层120中包括漂移区200，漂移区200的掺杂类型与外延层120的掺杂类型相反；漂移区200位于栅400沿栅长方向的一侧。
[0029]栅极介质层300位于外延层120之上，栅极介质层300的材质具体可以是氧化硅。栅400位于栅极介质层300之上，具体可以是多晶硅栅，即栅400的材质为掺杂多晶硅。
[0030]法拉第环结构500部分覆盖栅400的顶部，并沿着栅400朝向漂移区200的一侧延伸并覆盖栅400的侧部。场板结构600覆盖漂移区200，并与法拉第环结构500相连成一体结构，比如在图2所示的剖视图中，法拉第环结构500与场板结构600整体呈Z字型一体结构。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于射频LDMOS器件的测试结构，其特征在于，包括：衬底(110)、外延层(120)、栅极介质层(300)、栅(400)、法拉第环结构(500)、场板结构(600)、介质层(700)、第一焊盘(910)和第二焊盘(920)，其中：所述外延层(120)位于衬底(110)之上，所述外延层(120)中设有漂移区(200)，且所述漂移区(200)位于所述栅(400)沿栅长方向的一侧；所述栅极介质层(300)位于所述外延层(120)之上，所述栅(400)位于所述栅极介质层(300)之上；所述法拉第环结构(500)部分覆盖所述栅(400)并延伸至覆盖所述栅(400)朝向所述漂移区(200)的一侧，所述场板结构(600)覆盖所述漂移区(200)并与所述法拉第环结构(500)结构相连成一体结构；所述介质层(700)覆盖所述栅极介质层(300)、所述栅(400)和所述法拉第环结构(500)，且所述法拉第环结构(500)与所述栅(400)、以及所述场板结构(600)和所述栅极介质层(300)之间均由所述介质层(700)隔开；所述第一焊盘(910)通过贯穿所述介质层(700)的接触孔与所述场板结构(600)相连；所述第二焊盘(920)通过贯穿所述介质层(700)的接触孔与所述栅(400)相连。2.根据权利要求1所述的测试结构，其特征在于，所述场板结构(600)包括相连接的主体部分和引出部分，其中所述主体部分与所述法拉第环结构(500)结构相连，且所述主体部分覆盖所述漂移区(200)；所述第一焊盘(910)通过贯穿所述介质层...

【专利技术属性】
技术研发人员：邢岳，周源，刘园园，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：