用于评价集成电路介质隔离性能的测试结构及晶圆制造技术

本实用新型专利技术提供用于评价集成电路介质隔离性能的测试结构及晶圆。测试结构包括衬底、介质层和顶层金属层；衬底与介质层之间设有氧化层，氧化层包括厚氧区、第一和第二薄氧区；第一薄氧区在衬底的表面围成闭合环状；多个第二薄氧区间隔设置于第一薄氧区围成的区域内；衬底内设有第一掺杂区和隔离槽，第一掺杂区位于第二薄氧区下方；隔离槽位于第一薄氧区围成的区域内，并从厚氧区的下方起延伸，隔离槽围成闭合环状，第二薄氧区位于隔离槽围成的区域内；介质层中设有第一导电通路；顶层金属层包括第一压焊部，第一压焊部通过第一导电通路与第一掺杂区电连接。上述测试结构能够在研发及生产过程中对集成电路的隔离性能进行在线测试，不需破坏管芯。不需破坏管芯。不需破坏管芯。

【技术实现步骤摘要】
用于评价集成电路介质隔离性能的测试结构及晶圆


[0001]本申请涉及半导体集成电路
，尤其涉及一种用于评价集成电路介质隔离性能的测试结构及晶圆。

技术介绍

[0002]集成电路是一种微型电子器件，是采用一定的工艺将电路中所需的晶体管、电阻、电容和电感等电子元器件及布线互连一起，制作在一块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。因为集成电路中的元器件都是被制作在一块半导体晶片或介质基片上，而且距离非常近，为了避免部分电子元器件之间尤其是高压器件和低压器件之间不必要的电连通或相互影响等不良情况，就需要对电子元器件进行隔离。常用的隔离技术包括PN结隔离和介质隔离，介质隔离又包括硅局部氧化(Local Oxidation of Silicon，简称LOCOS)隔离、浅槽隔离(Shallow Trench Isolation，简称STI)等。
[0003]绝缘体上硅(Silicon on Insulator，简称：SOI)CMOS集成电路具有天然抗闩锁、较强的抗辐照能力以及较小的寄生效应等优势，广泛应用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于评价集成电路介质隔离性能的测试结构，其特征在于，包括：从下向上依次设置的衬底、介质层和顶层金属层；所述衬底与所述介质层之间形成有氧化层，所述氧化层包括厚氧区和薄氧区，厚氧区的氧化层厚度大于薄氧区的氧化层厚度；所述薄氧区包括第一薄氧区和多个第二薄氧区；第一薄氧区在衬底的表面围成闭合环状；多个第二薄氧区间隔设置于第一薄氧区围成的区域内，且第二薄氧区下方的衬底内设有第一掺杂区；所述衬底内设有多个隔离槽，所述隔离槽内设置有绝缘材料形成的绝缘部以形成介质隔离；所述隔离槽位于所述第一薄氧区围成的区域内，并从厚氧区的下方起沿衬底的厚度方向延伸，且所述隔离槽沿衬底的表面延伸方向围成闭合环状，一个第二薄氧区位于一个隔离槽围成的区域内；所述介质层中设有多个第一导电通路；所述顶层金属层包括多个间隔设置的第一压焊部，每个第一压焊部分别通过第一导电通路与第一掺杂区对应电连接。2.根据权利要求1所述的测试结构，其特征在于，所述第二薄氧区下方的衬底中还设有第二掺杂区；所述介质层中还设有第二导电通路；所述顶层金属层还包括第二压焊部，所述第二压焊部通过第二导电通路与第二掺杂区电连接。3.根据权利要求1或2所述的测试结构，其特征在于，所述介质层为多层，相邻介质层之间设有金属布线层，每层介质层中设有第一导电插塞；所述第一导电通路包括交替设置且电连接的第一导电插塞和金属布线层。4.根据...

【专利技术属性】
技术研发人员：于江勇，刘恩峰，张小麟，代佳，罗胡瑞，孙楠，郭艳华，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：