半导体测试结构及其测试方法、半导体结构技术

本申请涉及一种半导体测试结构及其测试方法、半导体结构，涉及半导体技术领域。所述半导体测试结构包括设置于衬底上的至少一个测试晶体管。测试晶体管包括栅极结构、源极结构和漏极结构。其中，栅极结构沿第一方向延伸。源极结构和漏极结构在衬底上的正投影分别位于栅极结构的两侧，且源极结构包括沿第一方向排布成行且间隔设置的多个测试源极，漏极结构包括沿第一方向排布成行且间隔设置的多个测试漏极。测试源极和测试漏极一一对应。上述半导体测试结构可以精确定位漏电位置，进而及时改善相应工艺。善相应工艺。善相应工艺。

【技术实现步骤摘要】
半导体测试结构及其测试方法、半导体结构


[0001]本专利技术涉及半导体
，特别是涉及一种半导体测试结构及其测试方法、半导体结构。

技术介绍

[0002]电源管理集成电路（Power Management Integratedcircuit，简称PMIC）的本质是电源转换器，是将不稳定或者不适用的电源转换成电子产品可使用的稳定电源，并且该电源不受输入电压和负载变化的影响。
[0003]功率金属氧化物半导体（Power Metal Oxide Semiconductor，简称PowerMOS）在PMIC中起到控制电路通断的作用，但由于Power MOS对工艺的波动比较敏感，容易形成击穿电压（Breakdown Voltage，简称BV）薄弱点，在较低电压下出现漏电，进而引起整个PMIC的功能失效。
[0004]因此，如何精确定位漏电位置，进而及时改善相应工艺，是亟需解决的问题。

技术实现思路

[0005]基于此，有必要提供一种半导体测试结构及其测试方法、半导体结构，以精确定位漏电位置，进而对相应工艺进行及时改善。
[0006]首先，本申请实施例提供了一种半导体测试结构，包括设置于衬底上的至少一个测试晶体管。衬底包括沿第一方向排布呈行的多个有源区。测试晶体管包括栅极结构、源极结构和漏极结构。其中，栅极结构沿第一方向延伸，并位于一行有源区的上方。源极结构和漏极结构在衬底上的正投影分别位于栅极结构的两侧，且源极结构包括沿第一方向排布成行且间隔设置的多个测试源极，漏极结构包括沿第一方向排布成行且间隔设置的多个测试漏极。测试源极和测试漏极一一对应并与对应的有源区相连接。
[0007]本申请实施例中，半导体测试结构如上所述。上述半导体测试结构中，源极结构包括沿第一方向排布成行且间隔设置的多个测试源极，漏极结构包括沿第一方向排布成行且间隔设置的多个测试漏极。也即，本申请意想不到的效果为：上述半导体测试结构将源极结构和漏极结构分割成多个互相隔离的测试源极和测试漏极，等同于将宽长比高的测试晶体管划分为多个宽长比低的子晶体管；如此，上述半导体测试结构在进行相关测试阶段（例如晶圆接受测试）时，可以精确定位到测试晶体管中出现漏电的子晶体管；故上述半导体测试结构能够精准定位出漏电位置，从而提高了工艺纠错的效率，缩短了相关半导体产品的开发周期，削减了产品的开发经费，进而提高了产品的市场竞争力。
[0008]可选地，测试晶体管的数量为多个，且多个测试晶体管沿第二方向排布呈列；第二方向与第一方向相交。其中，相邻两个测试晶体管共用位于其栅极结构之间的源极结构或漏极结构。
[0009]可选地，衬底包括有源区，有源区包括第一型阱区以及位于第一型阱区的多个掺杂区，且多个掺杂区包括第一型掺杂区和第二型掺杂区；其中，任一测试源极位于一个第一
型掺杂区和一个第二型掺杂区上方，并与第一型掺杂区和第二型掺杂区接触连接；任一测试漏极位于一个第二型掺杂区上方，并与第二型掺杂区接触连接。
[0010]可选地，位于源极结构下方的掺杂区与位于漏极结构下方的掺杂区之间沿第二方向具有间隔。
[0011]可选地，栅极结构位于第一型阱区上方，且栅极结构在衬底上的正投影位于间隔内。
[0012]可选地，半导体测试结构还包括：至少一个栅极引出电极，位于栅极结构至少一端的上表面，且栅极引出电极在衬底上的正投影位于有源区外。
[0013]可选地，半导体测试结构还包括多个源极引出电极和多个漏极引出电极。多个源极引出电极分别设置于对应测试源极的上表面。多个漏极引出电极分别设置于对应测试漏极的上表面。其中，半导体测试结构还包括：层叠设置的第一金属图案层和第二金属图案层；测试源极为第一金属图案层位于第一区域的部分；测试漏极为第一金属图案层位于第二区域的部分；源极引出电极为第二金属图案层位于第一区域的部分；漏极引出电极为第二金属图案层位于第二区域的部分。
[0014]可选地，栅极引出电极为第二金属图案层位于第三区域的部分。
[0015]上述半导体测试结构，可以通过栅极引出电极、源极引出电极和漏极引出电极将栅极结构、源极结构和漏极结构连接，以实现测试晶体管的整体特性。
[0016]可选地，栅极结构的材料包括多晶硅。
[0017]可选地，源极结构和漏极结构的材料包括金属硅化物。
[0018]可选地，同一行的有源区在第一方向上等间距排布；同一个源极结构中的各测试源极在第一方向上等间距排布；同一个漏极结构中的各测试漏极在第一方向上等间距排布。
[0019]其次，本申请实施例还提供了一种半导体结构，包括衬底以及如前述实施例中任一项所述的半导体测试结构。
[0020]本申请实施例中，半导体结构采用如上结构，该半导体结构所能实现的技术效果与前述实施例中的半导体测试结构所能具有的技术效果相同，此处不再详述。
[0021]最后，本申请实施例还提供了一种半导体测试方法，包括以下步骤：提供如前述实施例中任一项所述的半导体测试结构。
[0022]对半导体测试结构进行晶圆接受测试，以基于测试源极和对应测试漏极之间的漏电电流确定测试晶体管的漏电位置。
[0023]本申请实施例中，半导体测试采用如上方法，该半导体测试方法所能实现的技术效果与前述实施例中的半导体测试结构所能具有的技术效果相同，此处不再详述。
附图说明
[0024]为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1为一种半导体测试结构/半导体结构的俯视结构示意图；
图2为另一种半导体测试结构/半导体结构的俯视结构示意图；图3为图2所示的半导体测试结构/半导体结构沿AA
’
方向的剖面结构示意图；图4为图2所示的半导体测试结构/半导体结构沿BB
’
方向的剖面结构示意图；图5为又一种半导体测试结构/半导体结构的俯视结构示意图；图6为又一种半导体测试结构/半导体结构的俯视结构示意图；图7为一种半导体测试方法的流程图；图8为一种半导体测试结构的制备方法的流程图；图9为一种半导体测试方法中步骤S11所得结构的俯视结构示意图；图10为一种半导体测试方法中步骤S12所得结构的俯视结构示意图；图11为一种半导体测试方法中步骤S13所得结构的俯视结构示意图；图12为一种半导体测试方法中步骤S15所得一种结构的俯视结构示意图；图13为一种半导体测试方法中步骤S15所得另一种结构的俯视结构示意图；图14为一种半导体测试方法中步骤S15所得又一种结构的俯视结构示意图；图15为一种半导体测试结构/半导体结构的等效电路示意图。
[0026]附图标记说明：1
‑
衬底；10
‑
有源区；11
‑
第一型阱区；1111
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【技术保护点】

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括设置于衬底上的至少一个测试晶体管；所述测试晶体管包括：栅极结构、源极结构和漏极结构；其中，所述栅极结构沿第一方向延伸；所述源极结构和所述漏极结构在所述衬底上的正投影分别位于所述栅极结构的两侧，且所述源极结构包括沿所述第一方向排布成行且间隔设置的多个测试源极，所述漏极结构包括沿所述第一方向排布成行且间隔设置的多个测试漏极；所述测试源极和所述测试漏极一一对应。2.根据权利要求1所述的半导体测试结构，其特征在于，所述测试晶体管的数量为多个，且多个所述测试晶体管沿第二方向排布呈列；所述第二方向与所述第一方向相交；其中，相邻两个所述测试晶体管共用位于其所述栅极结构之间的所述源极结构或所述漏极结构。3.根据权利要求1或2所述的半导体测试结构，其特征在于，所述衬底包括有源区，所述有源区包括第一型阱区以及位于第一型阱区的多个掺杂区，且所述多个掺杂区包括第一型掺杂区和第二型掺杂区；其中，任一所述测试源极位于一个所述第一型掺杂区和一个所述第二型掺杂区上方，并与所述第一型掺杂区和所述第二型掺杂区接触连接；任一所述测试漏极位于一个所述第二型掺杂区上方，并与所述第二型掺杂区接触连接。4.根据权利要求3所述的半导体测试结构，其特征在于，位于所述源极结构下方的所述掺杂区与位于所述漏极结构下方的所述掺杂区之间沿所述第二方向具有间隔。5.根据权利要求4所述的半导体测试结构，其特征在于，所述栅极结构位于所述第一型阱区上方，且所...

【专利技术属性】
技术研发人员：康绍磊，姜涛，胡金行，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：