阵列基板及制造方法技术

本发明专利技术涉及一种阵列基板及制造方法，其中该阵列基板的制造方法，包括：基板；设置在基板上面并且包含有栅线和栅电极的第一金属层；第一绝缘层；依次形成在第一绝缘层上面的半导体层、重掺杂ｎ＋型半导体层以及包含有数据线、源电极和漏电极的第二金属层；第二绝缘层；设置在第二绝缘层上面并且包含有与漏电极电连接的像素电极；第二金属层还包括：在像素电极周边，位于像素电极与第一金属层重叠的区域的阻刻图案。本发明专利技术通过在第二次掩模工艺中在像素电极和公共线重叠的区域形成阻刻图案的方式，克服了在第三次掩模工艺中蚀刻时间过长而导致的像素电极和公共线电连接的缺陷，从而改善了剥离工艺，同时也改善了三次掩膜工艺。

【技术实现步骤摘要】

本专利技术属于液晶显示装置领域，特别涉及利用3次掩模工艺的阵列基板及制造方 法。
技术介绍
液晶显示装置(Liquid Crystal Display，简称为IXD)是一种主要的平板显示装 置(Flat Panel Display，简称为FPD)。根据驱动液晶的电场方向，液晶显示装置分为垂直 电场型液晶显示装置和水平电场型液晶显示装置。水平电场型液晶显示装置进一步地分 为边界电场切换(Fringe Field Switching，以下简称为FFS)型液晶显示装置，共平面切 换(In-Plane Switching，简称为IPS)型液晶显示装置。图1为现有的阵列基板制造方法中经过第一次掩模工艺的示意图。图2为现有的 阵列基板制造方法中经过第二次掩模工艺的示意图。图3a为现有的阵列基板制造方法中 经过第三次掩模工艺的示意图。图3b为现有的阵列基板制造方法的第三次掩模工艺中沉 积第二绝缘层的a区域截面示意图。图3c为现有的阵列基板制造方法的第三次掩模工艺 中进行显影后的a区域截面示意图。图3d为现有的阵列基板制造方法的第三次掩模工艺 中进行蚀刻后的a区域截面示意图。图3e为现有的阵列基板制造方法的第三次掩模工艺 中进行灰化后的a区域截面示意图。图3f为现有的阵列基板制造方法的第三次掩模工艺 中沉积像素电极层的a区域截面示意图。图3g为现有的阵列基板制造方法的第三次掩模 工艺中进行剥离工艺后的a区域示意图。如图1 图3g所示，在现有的制造阵列基板的 过程中，为了减少投资和提高产量，出现了通过3次掩模工艺制造液晶显示装置的阵列基 板的方法，具体为第一次掩模工艺，沉积和第一金属层，用一个单调掩模板(full tone mask)形成 栅线1和公共线2 ；第二次掩模工艺，依次沉积第一绝缘层、半导体层、重掺杂n+型半导体层和第二 金属层，用一个双调掩模板(dual tone mask)形成半导体层4、薄膜晶体管沟道、数据线5、 源电极51和漏电极52 ；第三次掩模工艺，沉积第二绝缘层6，用一个双调掩模板形成过孔，对残留的光刻 胶8进行灰化，并沉积像素电极层，在剥离(lift off)残留的光刻胶之后形成像素电极。通过剥离工艺形成像素电极时，为了剥离工艺的正常进行，需要对第二绝缘层和 第一绝缘层进行干法过刻，以形成像素电极层断裂的部分。但是在干法蚀刻的时候，如果蚀 刻时间过短则无法在沉积像素电极层的时候形成断裂的部分，如果蚀刻时间过长则有可能 将位于栅绝缘下面的公共线露出，因此会导致像素电极和公共线电连接的缺陷。在现有技术中，为了保证沉积像素电极层时形成断裂的部分，引发了像素电极和 公共电极电连接的缺陷。
技术实现思路
本专利技术的目的是提供一种，以克服现有技术中为了保证沉积 像素电极层时形成断裂的部分而引发的像素电极和公共电极电连接的缺陷。为实现上述目的，本专利技术提供了一种阵列基板，包括基板；设置在所述基板上面 并且包含有栅线和栅电极的第一金属层；覆盖所述第一金属层和所述基板的第一绝缘层； 依次形成在所述第一绝缘层上面的半导体层、重掺杂n+型半导体层以及包含有数据线、源 电极和漏电极的第二金属层；覆盖所述半导体层、所述重掺杂n+型半导体层以及所述第二 金属层的第二绝缘层；设置在所述第二绝缘层上面并且包含有与所述漏电极电连接的像素 电极；所述第二金属层还包括在所述像素电极周边，位于所述像素电极与所述第一金属 层重叠的区域的阻刻图案。其中，所述第一金属层还包括公共线。其中，所述第二金属层的阻刻图案还位于所述像素电极周边的与所述数据线邻近 的区域。其中，所述第二金属层的阻刻图案均勻地设置在所述像素电极周边。为实现上述目的，本专利技术还提供了一种阵列基板的制造方法，包括第一次掩模工 艺，在基板上面，形成包含有栅线和栅电极的第一金属层；第二次掩模工艺，形成用于覆盖 所述第一金属层和所述基板的第一绝缘层，并且在所述第一绝缘层上面，依次形成半导体 层、重掺杂n+型半导体层以及包含有数据线、源电极、漏电极和阻刻图案的第二金属层；以 及第三次掩模工艺，形成用于覆盖所述半导体层、所述重掺杂n+型半导体层以及所述第二 金属层的第二绝缘层，并且通过剥离方法形成像素电极；其中，所述阻刻图案形成在所述像 素电极周边的所述像素电极与所述第一金属层重叠的区域。其中，在所述第一次掩模工艺中，所述第一金属层还包括公共线。其中，在所述第二次掩模工艺中，所述阻刻图案形成在所述像素电极周边的与所 述数据线邻近的区域。其中，在所述第二次掩模工艺中，所述阻刻图案均勻地形成在所述像素电极周边 的区域。本专利技术通过在第二次掩模工艺中在像素电极和公共线重叠的区域形成阻刻图案 的方式，克服了在第三次掩模工艺中蚀刻时间过长而导致的像素电极和公共线电连接的缺 陷，从而改善了剥离工艺，同时也改善了 3次掩膜工艺。下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。附图说明图1为现有的阵列基板制造方法中经过第一次掩模工艺的示意图；图2为现有的阵列基板制造方法中经过第二次掩模工艺的示意图；图3a为现有的阵列基板制造方法中经过第三次掩模工艺的示意图；图3b为现有的阵列基板制造方法的第三次掩模工艺中沉积第二绝缘层的a区域 截面示意图；图3c为现有的阵列基板制造方法的第三次掩模工艺中进行显影后的a区域截面 示意图3d为现有的阵列基板制造方法的第三次掩模工艺中进行蚀刻后的a区域截面 示意图；图3e为现有的阵列基板制造方法的第三次掩模工艺中进行灰化后的a区域截面 示意图；图3f为现有的阵列基板制造方法的第三次掩模工艺中沉积像素电极层的a区域 截面示意图；图3g为现有的阵列基板制造方法的第三次掩模工艺中进行剥离工艺后的a区域 示意图；图4为本专利技术阵列基板的制造方法的第一实施例的流程图；图5为本专利技术阵列基板的制造方法的第二实施例的流程图；图6为本专利技术阵列基板的制造方法的第二实施例中经过第一次掩模工艺的示意图；图7为本专利技术阵列基板的制造方法的第二实施例中经过第二次掩模工艺的示意 图；图8a为本专利技术阵列基板的制造方法的第二实施例中经过第三次掩模工艺的示意 图；图8b为本专利技术阵列基板的制造方法的第二实施例的第三次掩模工艺中沉积第二 绝缘层的0区域截面示意图；图8c为本专利技术阵列基板的制造方法的第二实施例的第三次掩模工艺中进行显影 后的0区域截面示意图；图8d为本专利技术阵列基板的制造方法的第二实施例的第三次掩模工艺中进行蚀刻 后的0区域截面示意图；图8e为本专利技术阵列基板的制造方法的第二实施例的第三次掩模工艺中进行灰化 后的0区域截面示意图；图8f为本专利技术阵列基板的制造方法的第二实施例的第三次掩模工艺中沉积像素 电极层的0区域截面示意图；图8g为本专利技术阵列基板的制造方法的第二实施例的第三次掩模工艺中进行剥离 工艺后的0区域示意图；图9a为本专利技术阵列基板的第一实施例的平面示意图； 图9b为图9a中A-A、截面示意图；图9c为图9a中B-B—截面示意图；图10a为本专利技术阵列基板的第二实施例的平面示意图；图10b为图10a中C-CT截面示意图；图10c为图10a中D-D、截面示意图。附图标记说明1-栅线； 2-公共线； 3-第一绝缘层；4-半导体层；5-数据线； 51-源电极；52-漏电极；6-第二绝缘层；本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，包括：基板；设置在所述基板上面并且包含有栅线和栅电极的第一金属层；覆盖所述第一金属层和所述基板的第一绝缘层；依次形成在所述第一绝缘层上面的半导体层、重掺杂ｎ＋型半导体层以及包含有数据线、源电极和漏电极的第二金属层；覆盖所述半导体层、所述重掺杂ｎ＋型半导体层以及所述第二金属层的第二绝缘层；设置在所述第二绝缘层上面并且包含有与所述漏电极电连接的像素电极；所述第二金属层还包括：在所述像素电极周边，位于所述像素电极与所述第一金属层重叠的区域的阻刻图案。

【技术特征摘要】

【专利技术属性】
技术研发人员：宋泳锡，崔承镇，刘圣烈，
申请(专利权)人：北京京东方光电科技有限公司，
类型：发明
国别省市：11[中国|北京]