具有沟槽底部屏蔽结构的沟槽半导体装置制造方法及图纸

半导体装置和形成包括可以改善装置可靠性和/或装置功能的多晶硅层的半导体装置的方法。示例装置可以包括：宽带隙半导体层结构，其包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第二侧壁上。的第二侧壁上。的第二侧壁上。

【技术实现步骤摘要】
【国外来华专利技术】具有沟槽底部屏蔽结构的沟槽半导体装置
[0001]相关申请的交叉引用
[0002]本申请要求2020年9月11日向美国专利商标局提交的美国专利申请No.17/018,305的优先权权益，并且上述申请的全部内容出于所有目的通过引用并入本文。


[0003]本专利技术涉及功率半导体装置，更具体而言，涉及具有栅极沟槽的功率半导体装置以及制造这种装置的方法。

技术介绍

[0004]金属绝缘半导体场效应晶体管(“MISFET”)是可以被用作开关装置的众所周知的类型的半导体晶体管。MISFET是三端装置，其具有栅极、漏极和源极端子以及半导体主体。源极区域和漏极区域形成在半导体主体中，由沟道区域隔开，并且栅极电极(其可以充当栅极端子或电连接到栅极端子)部署成与沟道区域相邻。MISFET可以通过向栅极电极施加偏置电压而被接通或关断。当MISFET接通时(即，它处于其“导通状态”)，电流通过MISFET的源极区域和漏极区域之间的沟道区域传导。当偏置电压从栅极电极移除(或降低到阈值电平以下)时，电流停止通过沟道区域传导。举例来说，n型MISFET具有n型源极和漏极区域以及p型沟道。因此，n型MISFET具有“n
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p
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n”设计。当向栅极电极施加足以在p型沟道区域中产生导电n型反型层的栅极偏置电压时，n型MISFET接通，所述导电n型反型层电连接n型源极区域和漏极区域，从而允许其间的多数载流子传导。功率MISFET的栅极电极通常通过薄栅极介电层与沟道区域隔开。
[0005]在一些应用中，MISFET可能需要承载大电流和/或能够阻断高电压。这种MISFET通常被称为“功率”MISFET。本领域已知各种各样的其它功率半导体装置，包括例如双极结晶体管(“BJT”)、绝缘栅双极晶体管(“IGBT”)、结势垒肖特基二极管、栅极关断晶体管(“GTO”)，MOS控制的晶闸管和其它各种装置。这些功率半导体装置通常由宽带隙半导体材料制成，诸如基于碳化硅(“SiC”)或氮化镓(“GaN”)的半导体材料。在本文中，宽带隙半导体材料是指带隙大于1.40eV的半导体材料。
[0006]功率半导体装置可以具有横向结构或垂直结构。在具有横向结构的装置中，装置的端子(例如，功率MOSFET装置的漏极、栅极和源极端子)位于半导体层结构的同一主表面(即顶部或底部)上。作为对照，在具有垂直结构的装置中，在半导体层结构的每个主表面上提供至少一个端子(例如，在垂直MOSFET装置中，源极可以在半导体层结构的顶表面上并且漏极可以在半导体层结构的底表面上)。半导体层结构可以包括或可以不包括下面的衬底。在本文中，术语“半导体层结构”是指包括诸如半导体衬底和/或半导体外延层之类的一个或多个半导体层的结构。
[0007]常规的功率半导体装置通常具有半导体衬底，诸如具有第一导电类型的碳化硅衬底(例如，n型衬底)，其上形成具有第一导电类型(例如，n型)的外延层结构。该外延层结构的一部分(其可以包括一个或多个单独的层)用作功率半导体装置的漂移区域。该装置通常
包括“有源区域”，其包括一个或多个具有诸如p
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n结的结的功率半导体装置。有源区域可以形成在漂移区域上和/或漂移区域中。有源区域充当主结，用于在反向偏置方向上阻断电压并在正向偏置方向上提供电流。功率半导体装置还可以在与有源区域相邻的终端区域中具有边缘终端。一个或多个功率半导体装置可以形成在衬底上，并且每个功率半导体装置通常将具有其自己的边缘终端。在衬底被完全处理之后，所得结构可以被切割以分离单独的边缘端接的功率半导体装置。功率半导体装置可以具有单位单元(unit cell)结构，其中每个功率半导体装置的有源区域包括多个单独的“单位单元”装置，这些装置彼此平行部署并且一起用作单个功率半导体装置。
[0008]功率半导体装置被设计用于阻断(在正向或反向阻断状态下)或通过(在正向操作状态下)大电压和/或电流。例如，在阻断状态下，功率半导体装置可以被设计为承受数百或数千伏特的电势。但是，随着所施加的电压接近或超过装置被设计为阻断的电压水平，非少量水平的电流可能开始流过功率半导体装置。这种通常被称为“泄漏电流”的电流会是非常不希望的。如果电压增加到超过装置的设计电压阻断能力，泄漏电流可能开始流动，该设计电压阻断能力可能随着漂移区域的掺杂和厚度等等而变化。泄漏电流也可能由于其它原因而出现，诸如装置的边缘终端和/或主要结的故障。如果施加到装置的电压增加到超过击穿电压达到临界水平，那么增加的电场可能导致半导体装置内电荷载流子的不可控且非期望的失控生成，从而导致被称为雪崩击穿的情况。
[0009]功率半导体装置也可能在低于装置的设计击穿电压的电压水平下开始允许非少量泄漏电流流动。特别地，泄漏电流可能开始在有源区域的边缘处流动，在有源区域的边缘处可能由于电场拥挤效应出现高电场。为了减少这种电场拥挤(以及由此产生的增加的泄漏电流)，可以提供包围功率半导体装置的有源区域的部分或全部的上述边缘终端。这些边缘终端可以将电场扩散到更大的区域，从而减少电场拥挤。
[0010]包括MOSFET晶体管的垂直功率半导体装置可以具有标准栅极电极设计，其中晶体管的栅极电极形成在半导体层结构的顶部上，或者，替代地，可以将栅极电极埋在半导体层结构内的沟槽中。具有掩埋栅极电极的MOSFET通常被称为栅极沟槽MOSFET。在标准栅极电极设计的情况下，每个单位单元晶体管的沟道区域被水平部署在栅极电极下方。作为对照，在栅极沟槽MOSFET设计中，沟道是垂直部署的。栅极沟槽MOSFET可以提供增强的性能，但通常需要更复杂的制造过程。

技术实现思路

[0011]根据本专利技术构思的一些实施例，可以提供一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第二侧壁上。
[0012]在一些实施例中，该装置可以包括在每个多晶硅层上的氧化物层。在一些实施例中，该装置可以包括在相应栅极沟槽内的栅极结构，并且每个栅极结构包括栅极氧化物。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。在一些实施
例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个多晶硅层延伸相应栅极沟槽的长度。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。
[0013]在一些实施例中，该装置可以包括在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中的沟道区域。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：宽带隙半导体层结构，包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第二侧壁上。2.如权利要求1所述的装置，还包括在每个多晶硅层上的氧化物层。3.如权利要求1或权利要求2所述的装置，还包括在相应栅极沟槽内的栅极结构，其中每个栅极结构包括栅极氧化物。4.如权利要求1
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3中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。5.如权利要求1
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4中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。6.如权利要求1
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5中的任一项所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应的栅极沟槽的长度。7.如权利要求1
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6中的任一项所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。8.如权利要求7所述的装置，还包括在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中的沟道区域。9.如权利要求8所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。10.如权利要求7
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9中的任一项所述的装置，其中每个栅极沟槽包括第三长度部分，第三长度部分包括在其第一侧壁上的多晶硅层。11.如权利要求1
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10中的任一项所述的装置，还包括在栅极沟槽的第一侧壁中的沟道区域。12.如权利要求11所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域在阱区域中。13.如权利要求1
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12中的任一项所述的装置，其中宽带隙半导体包括碳化硅。14.如权利要求1
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13中的任一项所述的装置，还包括在每个栅极沟槽的底表面、第一侧壁和第二侧壁上的下氧化物层，其中多晶硅层在下氧化物层上。15.如权利要求14所述的装置，还包括在多晶硅层上的上氧化物层。16.一种装置，包括：宽带隙半导体层结构，包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于所述多个栅极沟槽中的相应栅极沟槽下方。17.如权利要求16所述的装置，其中所述多个栅极沟槽包括第一栅极沟槽和第二栅极沟槽，第一栅极沟槽各自在其底表面下方具有相应的多晶硅层，并且第二栅极沟槽在其底
表面下方没有多晶硅层。18.如权利要求16或权利要求17所述的装置，还包括在每个第二栅极沟槽中的栅极结构。19.如权利要求16
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18中的任一项所述的装置，其中所述装置的每个栅极沟槽包括所述多个多晶硅层中的相应多晶硅层。20.如权利要求19所述的装置，还包括在每个栅极沟槽中的栅极结构。21.如权利要求19或权利要求20所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应栅极沟槽的长度。22.如权利要求16
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21中的任一项所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。23.如权利要求16
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22所述的装置，还包括在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中的沟道区域。24.如权利要求23所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。25.如权利要求16
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24中的任一项所述的装置，还包括在每个多晶硅层上的氧化物层。26.如权利要求16
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25中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。27.如权利要求16
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26中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。28.如权利要求16
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27中的任一项所述的装置，还包括在每个栅极沟槽的第一侧壁中的沟道区域。29.如权利要求28所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。30.如权利要求16
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29中的任一项所述的装置，其中宽带隙半导体包括碳化硅。31.一种装置，包括：宽带隙半导体层结构，包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括沿着栅极沟槽的长度交替的多个第一长度部分和多个第二长度部分；以及多个多晶硅层，每个多晶硅层位于相应栅极沟槽的在第一长度部分中的第二侧壁上，其中每个栅极沟槽的第二长度部分没有多晶硅层。32.如权利要求31所述的装置，还包括在每个栅极沟槽内的氧化物层。33.如权利要求31或权利要求32所述的装置，其中氧化物层包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。34.如权利要求32或权利要求33所述的装置，还包括在相应栅极沟槽内的栅极结构，其中所述栅极结构包括栅极电极。35.如权利要求34所述的装置，其中栅极电极包括在每个栅极沟槽的第一长度部分中
的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。36.如权利要求31
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35中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。37.如权利要求31
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36中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。38.如权利要求31
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37中的任一项所述的装置，其中宽带隙半导体包括碳化硅。39.一种装置，包括：宽带隙半导体层结构，包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，并且所述多个栅极沟槽包括第一栅极沟槽和第二栅极沟槽；多个多晶硅层，每个多晶硅层位于所述多个栅极沟槽中的相应第一栅极沟槽下方；多个栅极电极，每个栅极电极布置在所述多个栅极沟槽中的相应第二栅极沟槽内；其中每个栅极沟槽的第二长度部分没有多晶硅层。40.如权利要求39所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应第一栅极沟槽的长度。41.如权利要求40或权利要求41所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸。42.如权利要求39
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41中的任一项所述的装置，还包括在第二栅极沟槽的第一侧壁中的沟道区域。43.如权利要求42所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。44.如权利要求39
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43中的任一项所述的装置，其中宽带隙半导体包括碳化硅。45.一种形成半导体装置的方法，所述方法包括：在衬底上形成宽带隙半导体层结构，所述半导体层结构包括具有第一导电类型的漂移区域；在所述半导体层结构的上部中形成多个栅极沟槽，所述栅极沟槽彼此间隔开，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及沿着每个栅极沟槽的第二侧壁形成多晶硅层。46.如权利要求45所述的方法，还包括在多晶硅层上形成氧化物层。47.如权利要求45或权利要求46所述的方法，还包括：在每个栅极沟槽的底表面、第一侧壁和第二侧壁上形成下氧化物层，其中形成多晶硅层包括在下氧化物层上形成多晶硅层。48.如权利要求47所述的方法，还包括在多晶硅层上形成上氧化物层。49.如权利要求45
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48中的任一项所述的方法，还包括在相应栅极沟槽内形成栅极结构，其中每个栅极结构包括栅极电极。50.如权利要求45
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49中的任一项所述的方法，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。51.如权利要求45
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50中的任一项所述的方法，还包括在半导体层结构的第一主表面上
形成第一源极/漏极接触，以及在半导体层结构的与第一主表面相对的第二主表面上形成第二源极/漏极接触。52.如权利要求45
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51中的任一项所述的方法，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应栅极沟槽的长度。53.如权利要求45
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52中的任一项所述的方法，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。54.如权利要求53所述的方法，其中在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中形成沟道区域。55.如权利要求54所述的方法，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。56.如权利要求4...

【专利技术属性】
技术研发人员：W，
申请(专利权)人：沃孚半导体公司，
类型：发明
国别省市：