成像元件及成像装置制造方法及图纸

本发明专利技术实现了包括多个半导体基板的层叠体的摄像元件的尺寸小型化。摄像元件包括像素、像素电路、分离部、埋入电极和连接部。所述像素分别包括：布置在第一半导体基板上以执行入射光的光电转换的光电转换部；用于保持由所述光电转换生成的电荷的电荷保持部；和用于从所述光电转换部向所述电荷保持部传输所述电荷的电荷传输部。所述像素电路被布置在层叠在所述第一半导体基板的前面侧的第二半导体基板上，并且基于所保持的所述电荷生成图像信号。所述分离部被配置在所述像素的边界处。所述埋入电极是通过在与所述分离部重叠的所述像素的边界处埋入所述第一半导体基板的前面侧而布置的，并且与第一半导体基板连接。所述连接部与所述埋入电极连接。连接部与所述埋入电极连接。连接部与所述埋入电极连接。

【技术实现步骤摘要】
【国外来华专利技术】成像元件及成像装置


[0001]本公开涉及成像元件和成像装置。

技术介绍

[0002]通过使用具有其中层叠多个基板的构成的成像元件来实现对被摄体成像的成像元件。多个基板例如对应于其上形成有利用光电转换将来自被摄体的入射光转换为图像信号的像素的基板，以及其上形成有生成像素的控制信号的电路或处理图像信号的电路的基板。处理模拟图像信号的电路布置在像素中。另一方面，处理图像信号的电路主要使用高速操作的数字电路。这样，通过其中具有不同特性的电路布置在不同的基板上的结构，能够通过对这些电路应用最佳的工艺来制造基板。另外，这些基板的层叠结构还能够缩小成像元件的面积。
[0003]例如，提出了如下的成像元件：其中，其上主要布置有执行入射光的光电转换的光电转换元件的第一基板和其上配置有基于由光电转换元件生成的电荷输出图像信号的读出电路的第二基板层叠(例如，参照专利文献1)。在该成像元件中，还层叠其上布置有处理图像信号的逻辑电路的第三基板以形成成像元件。
[0004]引用文献列表
[0005]专利文献
[0006]专利文献1：WO 2019/131965 A

技术实现思路

[0007]专利技术要解决的技术问题
[0008]然而，上述现有技术具有难以将像素小型化的问题。由于构成像素的电路被分割为两个基板并且层叠，用于使这些基板的基准电位(reference potential)共用的连接部(触点)布置在基板之间。这里，基准电位是指用作像素的电路的信号或电源电压的基准的电位，并且例如与接地电位对应。第一基板需要具有用于连接该触点的区域，并且这增大了像素面积。
[0009]鉴于此，关于具有其中层叠有多个半导体基板的构成的成像元件和成像装置，本公开提出了一种能够小型化的成像元件及成像装置。
[0010]技术问题的解决方案
[0011]本专利技术是为了解决上述问题而提出的，并且其一个方面为成像元件，所述成像元件包括：像素，分别被布置在第一半导体基板上并且包括光电转换部、电荷保持部和电荷传输部，所述光电转换部执行入射光的光电转换，所述电荷保持部保持由所述光电转换生成的电荷，所述电荷传输部从所述光电转换部向所述电荷保持部传输所述电荷；像素电路，其布置在第二半导体基板上并且基于被保持的所述电荷生成图像信号，所述第二半导体基板层叠在所述第一半导体基板的前面侧；分离部，其被布置在所述像素的边界处；埋入电极，其被布置为在所述像素的与所述分离部重叠的边界处埋入在所述第一半导体基板的前面
侧并且与所述第一半导体基板连接；和连接部，其与所述埋入电极连接。
附图说明
[0012]图1是示出根据本公开的实施方案的成像装置的功能构造的示例的框图。
[0013]图2是示出图1所示的成像装置的概略构造的平面示意图。
[0014]图3是示出沿着图2所示的线III
‑
III
’
的截面构成的示意图。
[0015]图4是示出根据本公开的实施方案的像素共用单元的构造示例的等效电路图。
[0016]图5是示出根据本公开的实施方案的成像装置的构造示例的截面图。
[0017]图6是示出根据本公开的实施方案的成像装置的另一构造示例的截面图。
[0018]图7是示出根据本公开的实施方案的成像装置的另一构造示例的截面图。
[0019]图8是示出根据本公开的第一实施方案的像素共用单元的构造示例的图。
[0020]图9是示出根据本公开的第一实施方案的像素的构造示例的图。
[0021]图10A是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0022]图10B是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0023]图10C是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0024]图10D是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0025]图10E是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0026]图10F是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0027]图10G是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0028]图10H是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0029]图10I是示出根据本公开的第一实施方案的成像元件的制造方法的示例的图。
[0030]图11是示出根据本公开的第一实施方案的像素共用单元的另一构造示例的图。
[0031]图12A是示出根据本公开的第一实施方案的埋入电极的另一构造示例的图。
[0032]图12B是示出根据本公开的第一实施方案的埋入电极的另一构造示例的图。
[0033]图13是示出根据本公开的第一实施方案的像素共用单元的另一构造示例的图。
[0034]图14是示出根据本公开的第二实施方案的像素共用单元的构造示例的图。
[0035]图15A是示出根据本公开的第二实施方案的边界配线的构造示例的图。
[0036]图15B是示出根据本公开的第二实施方案的边界配线的构造示例的图。
[0037]图16A是示出根据本公开的第二实施方案的边界配线的制造方法的示例的图。
[0038]图16B是示出根据本公开的第二实施方案的边界配线的制造方法的示例的图。
[0039]图16C是示出根据本公开的第二实施方案的边界配线的制造方法的示例的图。
[0040]图16D是示出根据本公开的第二实施方案的边界配线的制造方法的示例的图。
[0041]图16E是示出根据本公开的第二实施方案的边界配线的制造方法的示例的图。
[0042]图17A是示出根据本公开的第二实施方案的边界配线的另一构造示例的图。
[0043]图17B是示出根据本公开的第二实施方案的边界配线的另一构造示例的图。
[0044]图18A是示出根据本公开的第二实施方案的边界配线的另一制造方法的示例的图。
[0045]图18B是示出根据本公开的第二实施方案的边界配线的另一制造方法的示例的图。
[0046]图18C是示出根据本公开的第二实施方案的边界配线的另一制造方法的示例的图。
[0047]图18D是示出根据本公开的第二实施方案的边界配线的另一制造方法的示例的图。
[0048]图18E是示出根据本公开的第二实施方案的边界配线的另一制造方法的示例的图。
[0049]图18F是示出根据本公开的第二实施方案的边界配线的另一制造方法的示例的图。
[0050]图18G是示出根据本公开的第二实施方案的边界配线的另一制造方法的示例的图。
[0051]图19是示出根据本公开的第二实施方案的像素共用单元的另一构造示例的图。
[0052]图20A是示出根据本公开的第三实施方案的像素阵列本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种成像元件，包括：像素，其均被布置在第一半导体基板上并且包括执行入射光的光电转换的光电转换部、电荷保持部和电荷传输部，所述电荷保持部保持由所述光电转换生成的电荷，所述电荷传输部从所述光电转换部向所述电荷保持部传输所述电荷；像素电路，其布置在层叠在所述第一半导体基板的前面侧的第二半导体基板上并且基于所保持的所述电荷生成图像信号；分离部，其布置在所述像素的边界处；埋入电极，其是通过在所述像素的与所述分离部重叠的边界处被埋入在所述第一半导体基板的前面侧而布置的，并且连接至所述第一半导体基板；和连接部，其连接至所述埋入电极。2.根据权利要求1所述的成像元件，还包括边界配线，所述边界配线布置在所述像素的所述边界处并且连接至所述埋入电极。3.根据权利要求2所述的成像元件，其中，所述边界配线是通过埋入在所述第一半导体基板中而布置的。4.根据权利要求2所述的成像元件，其中，所述边界配线被布置为与所述第一半导体基板的前面侧相邻。5.根据权利要求2所述的成像元件，其中，所述连接部经由所述边界配线连接至所述埋入电极。6.根据权利要求1所述的成像元件，其中，所述埋入电极连接至所述第一半导体基板的阱区域，并且所述连接部供给基准电位。7.根据权利要求6所述的成像元件，其中，所述埋入电极被形成为围绕所述像素的形状。8.根据权利要求6所述的成像元件，其中，在所述第一半导体基板上布置有多个所述像素。9.根据权利要求8所述的成像元件，其中，所述埋入电极共同地连接至包括所述多个像素中的两个以上的像素的像素组的每个像素的所述阱区域。10.根据权利要求9所述的成像元件，其中，所述连接部针对各个所述像素组布置。11.根据权利要求8所述的成像元件，其中，所述连接部被布置在所述多个像素的外侧的所述第一半导体基板上。12.根据权利要求8所述的成像元件，其中，所述像素电路针对各个像素共用单元而布置，每个所述像素共用单元包括所述多个像素之中的两个以上的像素。13.根据权利要求12所述的成像元件，还包括：第二连接部，其与所述电荷保持部连接；和电荷保持部配线，其布置在所述第一半导体基板与所述第二半导体基板之间并且共同地连接至包括在所述像素共用单元中的所述多个像素的每个像素的所述第二连接部，其中，所述电荷保持部配线与所述像素电路连接。14.根据权利要求12所述的成像元件，还包括：电荷传输部配线，其布置在所述第一半导体基板与所述第二半导体基板之间，向所述
电荷传输部传输控制信号，并且共同地连接至不同的所述像素共用单元的所述电荷传输部；和第二连接部，其与所述电荷传输部配线连接并且供给所述控制信号。15.根据权利要求6所述的成像元件，其中，所述连接部与所述第二半导体基板上的其中布置有所述像素电路的元件的阱区域连接。16.根据权利要求6所述的成像元件，其中，所述埋入电极在平面图中被形成为带状。17.根据权利要求1所述的成像元件，其中，所述埋入电极与所述电荷保持部连接，并且所述连接部与所述像素电路连接。18.根据权利要求17所...

【专利技术属性】
技术研发人员：大川达也，杉本匡隆，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：