半导体结构及其形成方法技术

半导体结构及其形成方法。半导体结构包括：第一介电层；第一导电结构，位于第一介电层中；一或多层第二介电层，位于第一介电层上方及第一导电结构上方；第二导电结构，位于第二介电层中及第一导电结构之上；一或多层金属衬层，位于第二导电结构与第二介电层之间；氮化物阻障层，位于金属衬层与第二介电层之间，金属衬层中的至少一层金属衬层直接与第一导电结构的顶表面电性耦合，第二导电结构通过至少一层金属衬层与第一导电结构的顶表面电性耦合，或第二导电结构直接与第一导电结构的该顶表面电性耦合。本文的各种后段制程膜层形成技术能够降低接触电阻、降低表面粗糙度及/或提高诸如互连及/或金属化层等后段制程膜层的半导体装置性能。导体装置性能。导体装置性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本公开是关于半导体装置，特别是关于半导体装置的互连结构。

技术介绍

[0002]一些电子装置，例如处理器、存储器装置或其他类型的电子装置，包括将前端制程(front end of line，FEOL)区域中的晶体管电性连接到后段制程(back end of line，BEOL)区域的中端制程(middle end of line，MEOL)区域。后段制程区域或端制程区域可以包括介电层和形成在介电层中的导孔插塞。导孔插塞可以包括一种或多种用于电性连接的金属。

技术实现思路

[0003]本案提供了一种半导体结构，包括：第一介电层；第一导电结构，位于第一介电层中；一或多层第二介电层，位于第一介电层上方以及第一导电结构上方；第二导电结构，位于一或多层第二介电层中以及第一导电结构之上；一或多层金属衬层，位于第二导电结构与一或多层第二介电层之间；以及氮化物阻障层，位于一或多层金属衬层与一或多层第二介电层之间，其中一或多层金属衬层中的至少一层金属衬层直接与第一导电结构的顶表面电性耦合，且第二导电结构通过至少一层金属衬层与第一导电结构的顶表面电性耦合，或其中第二导电结构直接与第一导电结构的顶表面电性耦合。
[0004]本案还提供了一种半导体结构的形成方法，包括：形成开口，开口穿过一或多层第一介电层且在第一导电结构之上，其中第一导电结构被包含在第二介电层中；在开口中的一或多层第一介电层的侧壁上形成阻障层，其中开口中的第一导电结构之上的石墨烯层减少阻障层在第一导电结构上形成的可能性；在开口中的阻障层之上形成一或多层金属衬层；以及在第一导电结构之上的开口中以及一或多层金属衬层上方形成第二导电结构。
[0005]本案更提供了一种半导体结构的形成方法，包括：形成开口，开口穿过一或多层第一介电层并至第一导电结构，且第一导电结构被包含在第二介电层中；对位于开口的底部的第一导电结构的顶表面执行表面处理操作；在开口的侧壁上形成石墨烯阻障层，其中表面处理操作减少石墨烯层在第一导电结构的顶表面上形成的可能性；以及在第一导电结构之上的开口中以及石墨烯层之上形成第二导电结构。
附图说明
[0006]以下将配合所附图式详述本公开实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本公开实施例的特征。
[0007]图1是可以在其中实施方式本文描述的系统及/或方法的示例环境的图示。
[0008]图2是本文描述的示例半导体装置的示意图。
[0009]图3是本文描述的示例半导体结构的示意图。
[0010]图4A
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图4G是本文描述的示例实施方式的示意图。
[0011]图5是本文描述的示例半导体结构的示意图。
[0012]图6A
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图6G是本文描述的示例实施方式的示意图。
[0013]图7是本文描述的示例半导体结构的示意图。
[0014]图8A
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图8H是本文描述的示例实施方式的示意图。
[0015]图9是本文描述的示例半导体结构的示意图。
[0016]图10A
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图10H是本文描述的示例实施方式的示意图。
[0017]图11是本文描述的示例半导体结构的示意图。
[0018]图12A
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图12G是本文描述的示例实施方式的示意图。
[0019]图13是本文描述的示例半导体结构的示意图。
[0020]图14A
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图14G是本文描述的示例实施方式的示意图。
[0021]图15是本文描述的示例半导体结构的示意图。
[0022]图16A
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图16G是本文描述的示例实施方式的示意图。
[0023]图17是本文描述的示例半导体结构的示意图。
[0024]图18A
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图18H是本文描述的示例实施方式的示意图。
[0025]图19是本文描述的示例半导体结构的示意图。
[0026]图20A
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图20H是本文描述的示例实施方式的示意图。
[0027]图21是本文描述的示例半导体结构的示意图。
[0028]图22A
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图22H是本文描述的示例实施方式的示意图。
[0029]图23是本文描述的示例半导体结构的示意图。
[0030]图24A
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图24C是本文描述的示例实施方式的示意图。
[0031]图25是本文描述的示例半导体结构的示意图。
[0032]图26A
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图26D是本文描述的示例实施方式的示意图。
[0033]图27是本文描述的示例半导体结构的示意图。
[0034]图28A
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图28D是本文描述的示例实施方式的示意图。
[0035]图29是本文描述的示例半导体结构的示意图。
[0036]图30A
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图30D是本文描述的示例实施方式的示意图。
[0037]图31是本文描述的示例半导体结构的示意图。
[0038]图32A
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图32E是本文描述的示例实施方式的示意图。
[0039]图33、图34是本文描述的示例半导体结构的示意图。
[0040]图35A
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图35D是本文描述的示例实施方式的示意图。
[0041]图36是本文描述的示例半导体结构的示意图。
[0042]图37A
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图37E是本文描述的示例实施方式的示意图。
[0043]图38是本文描述的示例半导体结构的示意图。
[0044]图39A
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图39F是本文描述的示例实施方式的示意图。
[0045]图40
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图51是本文描述的示例半导体结构的示意图。
[0046]图52A
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图52E是本文描述的示例实施方式的示意图。
[0047]图53是本文描述的示例双层石墨烯的实施方式的示意图。
[0048]图54是本文描述的图1的一或多个装置的示例组件的示意图。
[0049]图55、图56是与形成本文描述的半导体装置相关的示例制程的流程图。
[0050]其中，附图标记说明如下：
[0051]100：环境
[0052]102：沉积设备
[0053]104：曝光设备
[0054]106：显影设备
[0055]108：蚀刻设备
[0056]110：平坦化设备
[0057]112：电镀设备
[0058]114：预处理设备
[0059]116：等离子体设备
[0060]118：晶圆/晶粒运输设备
[0061]200：装置
[0062]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：一第一介电层；一第一导电结构，位于该第一介电层中；一或多层第二介电层，位于该第一介电层上方以及该第一导电结构上方；一第二导电结构，位于该一或多层第二介电层中以及该第一导电结构之上；一或多层金属衬层，位于该第二导电结构与该一或多层第二介电层之间；以及一氮化物阻障层，位于该一或多层金属衬层与该一或多层第二介电层之间，其中该一或多层金属衬层中的至少一层金属衬层直接与该第一导电结构的一顶表面电性耦合，且该第二导电结构通过该至少一层金属衬层与该第一导电结构的该顶表面电性耦合，或其中该第二导电结构直接与该第一导电结构的该顶表面电性耦合。2.如权利要求1所述的半导体结构，其中该一或多层金属衬层包括：一钴(Co)金属衬层，或一钌(Ru)金属衬层中的至少一者。3.如权利要求1所述的半导体结构，更包括：一盖层，位于该第二导电结构之上，其中该盖层包括：一钴(Co)盖层，或一钌钴(RuCo)盖层中的至少一者。4.如权利要求1所述的半导体结构，其中该至少一层金属衬层直接与该第一导电结构的该顶表面电性耦合，且该第二导电结构通过该至少一层金属衬层与该第一导电结构的该顶表面电性耦合；其中该至少一层金属衬层包括一单层金属衬层；以及其中该氮化物阻障层与该第二导电结构之间的该单层金属衬层的一第一厚度，大于该第一导电结构与该第二导电结构之间的该单层金属衬层的一第二厚度。5.如权利要求1所述的半导体结构，其中该至少一层金属衬层直接与该第一导电结构的该顶表面电性耦合，且该第二导电结构通过该至少一层金属衬层与该第一导电结构的该顶表面电性耦合；其中该至少一层金属衬层包括该一或多层金属衬层的一第一金属衬层以及一第二金属衬层；以及其中该氮化物阻障层与该第二导电结构之间的该第一金属衬层的一第一厚度，大于该第一导电结构与该第二导电结构之间的该第一金属衬层的一第二厚度。6.一种半导体结构的形成方法，包括：形成一开口，该...

【专利技术属性】
技术研发人员：金书正，纪志坚，彭馨莹，黄昭郡，李亚莲，陈冠嘉，郭家邦，刘耀闵，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：