本发明专利技术涉及半导体装置。在向待机模式转换时，利用控制信号（ＷＬＰＤ）使第１晶体管（１１）成导通状态，将字线（ＷＬ）固定为接地电压（ＶＳＳ）。还有，使第２晶体管（２１）成非导通状态，切断对字线驱动器（ＷＤ）的内部电源电压（ＶＤＤ）的供给。其后，为节约电力停止内部电源电压（ＶＤＤ）的供给。在向通常模式回归时，开始内部电源电压（ＶＤＤ）的供给之后，利用控制信号（ＷＬＰＤ）使第１晶体管（１１）为非导通状态，使第２晶体管（２１）为导通状态。
【技术实现步骤摘要】
半导体装置技术区域本专利技术涉及半导体装置，特别是涉及含有静态型半导体存储器的半 导体装置。
技术介绍
在低消耗功率用的半导体装置中，存在设置切断电源供给的待机模式(睡眠模式)的情形。待机模式中，只对存储器单元SRAM (Static Random Access Memory,静态随机访问存储器)等的保持数据所需要的 部分电路提供电源电压。例如，在特开平11 - 219589号公报中所述的SRAM中，在进行数据 保持的睡眠期间，切断存储器单元以及字线电位固定电路以外的电路的 电源电压的供给。字线电位固定电路为了防止字线电位变得不稳定而破 坏存储器单元的数据，在睡眠期间将字线固定于非选择电平。特开2006 - 252718号公报公开了在待机模式时能够以更低的消耗电 力工作的半导体存储装置。该半导体存储装置使各字线驱动器的输出节 点成高阻抗状态，以使得在待机模式时字线驱动器中不流过栅极漏电 流。又，对于每一个字线，设有将字线固定于非有效电平用的半闭锁电 路。特开平07 - 244982号公报公开了在使半导体存储装置为非有效状态 的情况下(待机模式时)抑制过度流向字线的电流用的技术。该已有技 术中，设置将多输入逻辑门(行译码器)的输出设定为将表示非选择状 态的信号向字线输出的逻辑电平用的设定装置。而且设置切断通过多输 入逻辑门从电源电位向接地电位流动的贯通电流的切断装置。另一方面，特开平07 - 254274号公报记载的已有技术，是在存储器 单元阵列与字线驱动电路阵列之间设置字线噪声抑制电路阵列的技术。 字线噪声抑制电路抑制行解码器的输出节点的电位电平的变动。半导体装置的工作模式从通常模式向待机模式转换时，或从待机模式向通常模式回归时，有伴随电源电压的下降或升高发生噪音的情况。 当发生的噪音从字线驱动器流向字线时，有使存储器单元的存取晶体管导通而发生对存储器单元的误写入的可能。上述已有技术不能够完全防止由于这样的噪声造成的对存储器单元的误写入。
技术实现思路
本专利技术的目的在于，在工作模式有通常模式与待机模式的半导体装 置中，能够防止工作模式切换时对存储器单元的误写入。简单地说，本专利技术是工作模式有通常模式和待机模式的半导体装置， 它具备电源部、存储器单元阵列、多个字线驱动器、多个第l开关、第2开关以及控制电路。在这里，电源部生成第1以及第2内部电源电压。 存储器单元阵列含有设置为行列状的、利用第1内部电源电压进行驱动 的多个存储器单元；以及对应于多个存储器单元行而设置的多条字线。 多个字线驱动器分别对应于多条字线而设置，并且分别由第2内部电源 电压进行驱动，使对应的字线为有效状态。多个第l开关分别对应于多 条字线设置，各开关连接于对应的字线与赋予基准电压的基准节点之 间。第2开关设置于对多个字线驱动器提供第2内部电源电压用的电源 线上。控制电路在工作模式从通常模式切换为待机模式时，使多个第1 开关为导通状态，使第2开关为非导通状态，而后停止第2内部电源电 压的供给。又，控制电路在工作模式从待机模式切换为通常模式时，开 始第2内部电源电压的供给，其后使多个第1开关为非导通状态，第2 开关为导通状态。如果采用本专利技术，在停止第2电源电压的供给之前，预先使多条字 线的电压固定于基本电压，切断字线驱动器的电源线。又，在开始第2 电源电压的供给后，解除字线驱动器的电压的固定，连接字线驱动器的 电源线。因此，本专利技术的主要优点是能够通过防止因通常模式与待机模 式的切换而发生的噪音流入字线，防止对存储器单元的误写入。本专利技术的上述目的以及其他目的、特征、形态以及优点能够从参照 附图理解的有关本专利技术的下述详细说明了解。附图说明图l是表示本专利技术实施形态1的半导体装置1的结构的方框图。图2是用于说明待机模式的SRAM3的动作的方框图。 图3是工作模式转换时的内部电源电压SVDD、 VDD以及控制信号 WLPD的时序图。图4是表示实施形态1的SRAM3的结构的方框图。图5是更详细表示图4的SRAM3的结构的电路图。图6是表示半导体基板上的SRAM3的电路配置例的平面图。图7是概略表示半导体基板上的存储器单元MC的配置例的电路图。图8是概略表示半导体基板上的存储器单元MC的配置例的电路图。图9是概略表示图8所示的沿L9-L9的剖面结构的图。图IO是表示本专利技术的实施形态2的SRAM3B的结构的电路图。具体实施例方式以下参照附图对本专利技术的实施形态进行详细说明。又，相同或相当 部分标以相同的符号，不重复进行说明。 实施形态1图1是表示本专利技术实施形态1的半导体装置1的结构的方框图。图 l是作为半导体装置1的例子表示微电脑的图。参照图1，半导体装置l含有微处理器单元(MPU) 2、 SRAM3、闪存 4、 VREF发生电路5、 VDD发生电路6、 SVDD发生电路7、控制电路8。 VREF发生电路5、 VDD发生电路6、以及SVDD发生电路7构成电源部9。半导体装置1根据外部提供的待机信号STBY以及复位信号RES，在 通常模式与待机模式间切换工作模式。在待机信号STBY以及复位信号 RES同为L电平的待机模式中，为了降低消耗功率，除了保持数据所必 需的一部分电路外，停止对电路的电源供给。具体地说，VREF发生电路5利用由电池或开关电源等提供的外部电 源电压VCC (例如3V)进行驱动，产生参照电压VREF (例如1. 5V)。 VDD发生电路6由外部电源电压VCC驱动，在半导体装置1的通常模式 中产生与参照电压VREF相同电平的内部电源电压VDD。又，VDD发生电 路6在半导体装置1的待机模式中为了谋求降低待机电流，停止内部电 源电压VDD(第2内部电源电压)的供给。SVDD发生电路7由外部电源 电压VCC驱动，产生与参照电压VREF相同电平的内部电源电压SVDD(第 l内部电源电压)。内部电源电压SVDD在待机模式时也维持供给。控制电路8由外部电源电压VCC驱动，根据待机信号STBY以及复 位信号RES，控制VDD发生电路6生成的内部电源电压VDD的供给的开 始与停止。又，控制电路8相应于工作模式输出控制SRAM3用的控制信 号WLPD。这时，在待机信号STBY以及复位信号RES同为H电平的通常 模式中，输出非有效电平的L电平的控制信号WLPD。反之，在待机信 号STBY以及复位信号RES同为L电平的待机模式中，输出有效电平的 H电平的控制信号WLPD。樣吏处理器单元2由内部电源电压VDD驱动，根据由外部提供的时钟 信号CLK以及控制信号进行数据处理。闪存4由时钟信号CLK以及控制 信号进行控制，存储数据。SRAM3是由内部电源电压VDD、 SVDD进行驱 动的易失性半导体存储装置，由时钟信号CLK、控制信号以及控制信号 WLPD等进行控制，存储数据。图1的半导体装置1中，在待机模式中 停止对微处理器单元2、闪存4、以及SRAM3的一部分电路供给内部电 源电压VDD。图2是用于说明待机模式的SRAM3的动作的方框图。参照图2， SRAM3含有由内部电源电压SVDD驱动的存储器单元阵列 10以及由内部电源电压VDD驱动的外围电路20。存储器单元阵列10含有配置为行列状的多个存储器单元MC、对应 于存储器单元行设置的多条字线WL、以及对应于存储器单本文档来自技高网...
【技术保护点】
一种半导体装置，作为工作模式包含普通模式和待机模式，该半导体装置具备： 电源部，生成第１以及第２内部电源电压； 存储器单元阵列，包含设置为行列状且由所述第１内部电源电压驱动的多个存储器单元、以及分别对应于所述多个存储器单元的行设 置的多条字线； 多个字线驱动器，分别对应所述多条字线设置，分别由所述第２内部电源电压驱动，用于使对应的字线成有效状态； 多个第１开关，分别对应于所述多条字线设置，分别连接于对应的字线和赋予基准电压的基准节点之间； 第２开关 ，设置于对所述多个字线驱动器提供所述第２内部电源电压用的电源线上；以及 控制电路， 其中，所述控制电路在所述工作模式从所述通常模式切换到所述待机模式时，使所述多个第１开关为导通状态，使所述第２开关为非导通状态，此后停止所述第２内 部电源电压的供给， 所述控制电路在所述工作模式从所述待机模式切换到所述通常模式时，开始所述第２内部电源电压的供给，此后使所述多个第１开关成非导通状态，使所述第２开关成导通状态。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：上利武，佐藤广利，赤井清恭，千田稔，中井宏明，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。