本公开提供一种半导体装置，包括周边区块、基材、以及阵列区块。周边区块包括互补式金属氧化物半导体元件。基材设置在周边区块上，基材包括设置在周边区块上的N型掺杂多晶硅层、设置在N型掺杂多晶硅层上的氧化物层，以及设置在氧化物层上的导体层。阵列区块设置在基材上，阵列区块包括设置在导体层上并交替叠层的栅极结构与绝缘层，其中栅极结构中的最底层的一个与导体层一起作为半导体装置的接地选择线。导体层的厚度与各栅极结构的厚度的比值约为3至4。阵列区块还包括垂直通道结构，穿过栅极结构与绝缘层，且延伸进入N型掺杂多晶硅层。层。层。
【技术实现步骤摘要】
半导体装置与其制作方法
[0001]本公开是关于一种半导体装置与其制作方法。
技术介绍
[0002]近年来，半导体装置的结构不断改变，且半导体装置的储存容量不断增加。存储器装置被应用于许多产品(例如数码相机、手机及计算机等)的储存元件中。随着这些应用的增加，存储器装置的需求集中在小尺寸与大储存容量上。为了满足此条件，需要具有高元件密度与小尺寸的存储器装置及其制造方法。
[0003]因此，期望开发出具有更多数量的多个叠层平面的三维(three
‑
dimensional，3D)存储器装置，以达到更大的储存容量、改善质量并同时保持存储器装置的小尺寸。
[0004]公开内容
[0005]根据本公开的一些实施例，一种半导体装置，包括周边区块、基材、以及阵列区块。周边区块包括互补式金属氧化物半导体元件。基材设置在周边区块上，基材包括设置在周边区块上的N型掺杂多晶硅层、设置在N型掺杂多晶硅层上的氧化物层，以及设置在氧化物层上的导体层。阵列区块设置在基材上，阵列区块包括设置在导体层上并交替叠层的栅极结构与绝缘层，其中栅极结构中的最底层的一个与导体层一起作为半导体装置的接地选择线。导体层的厚度与各栅极结构的厚度的比值约为3至4。阵列区块还包括垂直通道结构，穿过栅极结构与绝缘层，且延伸进入N型掺杂多晶硅层。
[0006]根据本公开的一些实施例，一种制作半导体装置的方法，包括提供一结构，结构包括周边区块、基材，与阵列区块。周边区块包括互补式金属氧化物半导体元件。基材设置在周边区块上，基材包括设置在周边区块上的第一多晶硅层、设置在第一多晶硅层上的第一氧化物层、设置在第一氧化物层上的第二多晶硅层、设置在第二多晶硅层上的第二氧化物层、设置在第二氧化物层上的第三多晶硅层、设置在第三多晶硅层上的第三氧化物层，以及设置在第三氧化物层上的第四多晶硅层。阵列区块设置在基材上，阵列区块包括设置在第四多晶硅层上且交替叠层的第一绝缘层与第二绝缘层，以及穿过第一绝缘层与第二绝缘层且延伸进入第一多晶硅层的垂直通道结构。方法还包括移除第四多晶硅层，以在第三氧化物层和第一绝缘层中最底层的一者之间形成一第一空腔，以及以一导体层填充第一空腔。
附图说明
[0007]为让本公开的上述和其他目的、特征、优点与实施例能更明显易懂，附图的详细说明如下：
[0008]图1至图14分别为根据本公开的制作半导体装置的方法的一些实施例于不同制作阶段的剖面图。
[0009]图15为图14中的半导体结构的区域A的放大图。
[0010]附图标记说明
[0011]10：半导体结构
[0012]100：基材
[0013]101：第一多晶硅层
[0014]102：第二多晶硅层
[0015]103：第三多晶硅层
[0016]104：第四多晶硅层
[0017]105：多晶硅材料
[0018]106：N型掺杂多晶硅层
[0019]111：第一氧化物层
[0020]112：第二氧化物层
[0021]113：第三氧化物层
[0022]113a：第一部分
[0023]113b：第二部分
[0024]114：第四氧化物层
[0025]200：周边区块
[0026]210：互补式金属氧化物半导体元件
[0027]300：阵列区块
[0028]310：第一绝缘层
[0029]320：第二绝缘层
[0030]330：垂直通道结构
[0031]332：储存层
[0032]332U：上部区段
[0033]332L：下部区段
[0034]334：通道层
[0035]336：隔离柱
[0036]338：导电栓塞
[0037]340：沟槽
[0038]342，344：空腔
[0039]350：间隔件
[0040]352：第一氮化物层
[0041]354：氧化物层
[0042]356：第二氮化物层
[0043]360：栅极结构
[0044]362：导体层
[0045]370：绝缘间隔件
[0046]372：共享源极线
[0047]374：金属栓塞
[0048]d1，d2：距离
[0049]T1，T2，T3，T4，T5：厚度
[0050]A：区域
具体实施方式
[0051]以下将以附图及详细说明清楚说明本公开的精神，任何所属
的技术人员在了解本公开的较佳实施例后，当可由本公开所教示的技术，加以改变及修饰，其并不脱离本公开的精神与范围。
[0052]参照图1至图14，其分别为根据本公开的制作半导体装置的方法的一些实施例于不同制作阶段的剖面图。参照图1，一种半导体结构10被提供。半导体结构10包括有基材100、设置在基材100下方的周边区块200，以及设置在基材100上方的阵列区块300。也即，周边区块200与阵列区块300分别配置在基材100的相对两侧面上。在一些实施例中，基材100为形成在周边区块200的上表面上，而后，阵列区块300再形成在基材100的上表面上。在其他的一些实施例中，阵列区块300先形成在基材100的上表面上，而后，基材100与其上的阵列区块300再一起与周边区块200结合。
[0053]周边区块200包括有多个半导体元件，例如多个互补式金属氧化物半导体(complementary metal
‑
oxide
‑
semiconductor，CMOS)元件210与其他的适合的电路。
[0054]基材100可以为，举例而言，硅基材。基材100包括有在周边区块200上的第一多晶硅层101、在第一多晶硅层101上的第一氧化物层111、在第一氧化物层111上的第二多晶硅层102、在第二多晶硅层102上的第二氧化物层112、在第二氧化物层112上的第三多晶硅层103、在第三多晶硅层103上的第三氧化物层113，以及在第三氧化物层113上的第四多晶硅层104。
[0055]在一些实施例中，110为基材100的第一多晶硅层101到第四多晶硅层104中厚度最厚的一个，而第三多晶硅层103则是基材100的第一多晶硅层101到第四多晶硅层104中厚度最薄的一个。在一些实施例中，第一多晶硅层101的厚度约为第二多晶硅层102的厚度约为第三多晶硅层103的厚度约为第四多晶硅层104的厚度约为在一些实施例中，第一氧化物层111的厚度约为第二氧化物层112的厚度约为第三氧化物层113的厚度约为
[0056]第一多晶硅层101可以掺杂有N型掺杂物，如磷或砷。第四多晶硅层104可以掺杂有P型掺杂物，如硼或锗。在一些实施例中，第四多晶硅层104作为半导体装置的接地选择线(ground select line，GSL)。
[0057]阵列区块300包括有多个第一绝缘层310及本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：一周边区块，包括多个互补式金属氧化物半导体元件；一基材，设置在该周边区块上，该基材包括：一N型掺杂多晶硅层，设置在该周边区块上；一氧化物层，设置在该N型掺杂多晶硅层上；以及一导体层，设置在该氧化物层上；以及一阵列区块，设置在该基材上，该阵列区块包括：交替叠层的多个栅极结构与多个绝缘层，设置在该导体层上，其中这些栅极结构中的最底层的一个与该导体层一起作为该半导体装置的接地选择线，其中该导体层的厚度与各该栅极结构的厚度的比值为3至4；以及一垂直通道结构，穿过这些栅极结构与这些绝缘层，且延伸进入该N型掺杂多晶硅层。2.根据权利要求1所述的半导体装置，其中该垂直通道结构的一通道层的一部分接触该N型掺杂多晶硅层。3.根据权利要求2所述的半导体装置，其中该垂直通道结构的一储存层包括围绕该通道层的顶端的一上部区段与围绕该通道层的底端的一下部区段，且该垂直通道结构的该通道层的该部分介于该上部区段与该下部区段之间。4.根据权利要求3所述的半导体装置，其中该氧化物层包括邻接该储存层的该上部区段的一第一部分以及连接该第一部分的一第二部分，其中该第一部分的厚度小于该第二部分的厚度。5.根据权利要求1所述的半导体装置，还包括：一共享源极线，穿过该阵列区块，且延伸进入该基材，其中该导体层与该共享源极线之间的距离小于这些栅极结构与该共享源极线之间的距离。6.一种制作半导体装置的方法，包括：提供一结构，该结构包括：一周边区块，包括多个互补式金属氧化物半导...
【专利技术属性】
技术研发人员：廖廷丰，翁茂元，刘光文，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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