半导体装置和包括该半导体装置的数据存储系统制造方法及图纸

提供了半导体装置和包括该半导体装置的数据存储系统。该半导体装置包括：第一衬底；电路装置，其设置在第一衬底上；下互连结构，其电连接到电路装置；下接合结构，其连接到下互连结构；上接合结构，其接合到下接合结构；上互连结构，其连接到上接合结构；第二衬底，其设置在上互连结构上；导电板，其设置在第二衬底下方；栅电极，其设置在上互连结构与导电板之间，并且在竖直方向上堆叠；沟道结构，其穿透栅电极；多个导电图案，其分别设置在穿透第二衬底的多个开口中；以及外围接触插塞，其在从导电板起的外部区域中在竖直方向上延伸，并且连接到多个导电图案中的一个。个导电图案中的一个。个导电图案中的一个。

【技术实现步骤摘要】
半导体装置和包括该半导体装置的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年11月2日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0148923的优先权的权益，该申请的公开内容以引用方式全部并入本文中。


[0003]本公开涉及半导体装置和包括该半导体装置的数据存储系统。

技术介绍

[0004]在需要数据存储的数据存储系统中，对于可以存储高容量数据的半导体装置的需求日益增加。因此，已经对增加半导体装置的数据存储容量的方法进行了研究。例如，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置，作为增加半导体装置的数据存储容量的方式。

技术实现思路

[0005]示例实施例提供了以简单的制造工艺制造并且具有改善的电特性和可靠性的半导体装置。
[0006]示例实施例提供了包括以简单的制造工艺制造并且具有改善的电特性和可靠性的半导体装置的数据存储系统。
[0007]根据示例实施例，半导体装置包括：第一半导体结构，其包括第一衬底、设置在第一衬底上的电路装置、电连接到电路装置的下互连结构和连接到下互连结构的下接合结构；以及第二半导体结构，其包括：第二衬底，其设置在第一半导体结构上并且具有多个开口；多个导电图案，其分别设置在多个开口中；缓冲绝缘层，其在多个开口中设置在多个导电图案的侧表面上；导电板，其设置在第二衬底下方；栅电极，其在垂直于导电板的下表面的竖直方向上彼此间隔开并且堆叠；沟道结构，其穿透栅电极，在竖直方向上延伸，并且各自包括沟道层；多个外围接触插塞，其在从导电板起的外部区域中在竖直方向上延伸；上互连结构，其设置在栅电极和沟道结构下方；以及上接合结构，其连接到上互连结构并且接合到下接合结构。多个导电图案中的每一个具有宽度从第二衬底的下表面到第二衬底的上表面减小的形状。多个导电图案包括在竖直方向上与导电板重叠的多个第一导电图案和在竖直方向上与导电板间隔开并且不与导电板重叠的多个第二导电图案。多个外围接触插塞分别连接到多个第二导电图案。
[0008]根据示例实施例，半导体装置包括：第一衬底；电路装置，其设置在第一衬底上；下互连结构，其电连接到电路装置；下接合结构，其连接到下互连结构；上接合结构，其接合到下接合结构；上互连结构，其连接到上接合结构；第二衬底，其设置在上互连结构上；导电板，其设置在第二衬底下方；栅电极，其设置在上互连结构与导电板之间并且被堆叠为在竖直方向上彼此间隔开；沟道结构，其穿透栅电极，并且每个沟道结构包括沟道层；多个导电图案，其分别设置在穿透第二衬底的多个开口中；以及外围接触插塞，其在从导电板起的外
部区域中在竖直方向上延伸，并且连接到多个导电图案中的一个。与外围接触插塞接触的导电图案的下部在水平方向上的宽度大于该导电图案的上部在水平方向上的宽度。
[0009]根据示例实施例，数据存储系统包括：半导体存储装置，其包括第一半导体结构、第二半导体结构和输入/输出焊盘，第一半导体结构包括第一衬底和第一衬底上的电路装置，第二半导体结构包括具有多个开口的第二衬底、堆叠在第二衬底下方以彼此间隔开的栅电极和穿透栅电极的沟道结构，输入/输出焊盘电连接到电路装置；以及控制器，其通过输入/输出焊盘电连接到半导体存储装置，并且被配置为控制半导体存储装置。第一半导体结构包括：下互连结构，其电连接到电路装置；以及下接合结构，其连接到下互连结构。第二半导体结构包括：上接合结构，其接合到下接合结构；上互连结构，其连接到上接合结构；导电板，其位于第二衬底与栅电极之间；多个导电图案，其分别设置在第二衬底的多个开口中；缓冲绝缘层，其在多个开口中设置在多个导电图案的侧表面上；以及多个外围接触插塞，其在从导电板起的外部区域中在竖直方向上延伸。多个外围接触插塞分别连接到多个导电图案的一部分。多个导电图案被布置为贯穿第二衬底的整个区域彼此间隔开。多个导电图案中的每一个具有下部在水平方向上的宽度大于上部在水平方向上的宽度的结构。
附图说明
[0010]从以下结合附图的详细描述将更加清楚地理解本公开的以上和其它方面、特征和优点。
[0011]图1是根据示例实施例的半导体装置的示意性分解透视图。
[0012]图2是根据示例实施例的半导体装置的示意性截面图。
[0013]图3是示出根据示例实施例的半导体装置的一些部件的平面图。
[0014]图4A至图4C是根据示例实施例的半导体装置的局部放大截面图。
[0015]图5A至图5D是示出根据示例实施例的半导体装置的一些部件的平面图。
[0016]图6A和图6B是根据示例实施例的半导体装置的局部放大截面图。
[0017]图7至图15是示出根据示例实施例的制造半导体装置的方法的示意性截面图。
[0018]图16是根据示例实施例的包括半导体装置的数据存储系统的示意图。
[0019]图17是根据示例实施例的包括半导体装置的数据存储系统的示意图。
[0020]图18是根据示例实施例的半导体封装件的示意性截面图。
具体实施方式
[0021]在下文中，将参照附图描述示例实施例。在以下的描述中，除非另外指出，否则参照附图使用诸如“在
……
上方”、“上”、“上部”、“上表面”、“在
……
之下”、“在
……
下方”、“下”、“下部”、“下表面”、“侧表面”等的空间相对术语。将理解，除了附图中描绘的方位之外，空间相对术语还旨在包含装置在使用或操作中的不同方位。
[0022]图1是根据示例实施例的半导体装置的示意性分解透视图。
[0023]参照图1，根据示例实施例的半导体装置100可以包括在竖直方向Z上堆叠的外围电路区域PERI和存储器单元区域CELL。外围电路区域PERI和存储器单元区域CELL可以彼此接合并耦接。存储器单元区域CELL可以包括：存储器区域MA，其包括存储器单元阵列区域MCA和连接区域CA；以及外部区域PA，其设置在存储器区域MA的外侧。作为输入/输出焊盘的
导电焊盘300可以设置在外部区域PA。可以提供包括存储器单元阵列区域MCA和连接区域CA的存储器区域MA作为多个存储器区域MA。
[0024]外围电路区域PERI可以包括行解码器DEC、页缓冲器PB和其它的外围电路PC。在外围电路区域PERI中，行解码器DEC可以对输入地址进行解码以生成驱动信号并且通过字线传输驱动信号。页缓冲器PB可以通过位线连接到存储器单元阵列区域MCA以读取存储在存储器单元中的信息。外围电路PC可以是包括控制逻辑和电压生成器的区域，并且可以包括例如锁存器电路、高速缓存电路和/或读出放大器。外围电路区域PERI还可以包括附加的焊盘区域。在此情况下，焊盘区域可以包括静电放电(ESD)装置或数据输入/输出电路。焊盘区域的ESD装置或数据输入/输出电路可以电连接到外部区域PA的导电焊盘300。外围电路区域PERI中的各本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：第一半导体结构，其包括第一衬底、设置在所述第一衬底上的电路装置、电连接到所述电路装置的下互连结构、以及连接到所述下互连结构的下接合结构；以及第二半导体结构，其包括：第二衬底，其设置在所述第一半导体结构上并且具有多个开口；多个导电图案，其分别设置在所述多个开口中；缓冲绝缘层，其在所述多个开口中设置在所述多个导电图案的侧表面上；导电板，其设置在所述第二衬底下方；栅电极，其在垂直于所述导电板的下表面的竖直方向上彼此间隔开并且堆叠；沟道结构，其穿透所述栅电极，在所述竖直方向上延伸，并且各自包括沟道层；多个外围接触插塞，其在所述竖直方向上延伸并且设置在从所述导电板起的外部区域中；上互连结构，其设置在所述栅电极和所述沟道结构下方；以及上接合结构，其连接到所述上互连结构并且接合到所述下接合结构，其中，所述多个导电图案中的每一个具有宽度从所述第二衬底的下表面到所述第二衬底的上表面减小的形状，其中，所述多个导电图案包括在所述竖直方向上与所述导电板重叠的多个第一导电图案和在所述竖直方向上与所述导电板间隔开的多个第二导电图案，并且其中，所述多个外围接触插塞分别连接到所述多个第二导电图案。2.根据权利要求1所述的半导体装置，其中，所述多个第一导电图案的下端设置在与所述多个第二导电图案的下端相同的水平处。3.根据权利要求1所述的半导体装置，其中，所述多个外围接触插塞通过所述多个第二导电图案的凹陷的下部连接到所述多个第二导电图案。4.根据权利要求1所述的半导体装置，其中，所述多个第一导电图案与所述导电板接触，并且其中，所述多个第一导电图案中的至少一个在所述竖直方向上与所述栅电极重叠。5.根据权利要求1所述的半导体装置，其中，所述第二衬底的下表面与所述导电板接触。6.根据权利要求1所述的半导体装置，其中，所述多个导电图案具有过孔型图案和互连线型图案之中的至少一种图案。7.根据权利要求1所述的半导体装置，其中，所述多个第二导电图案中的每一个在水平方向上的宽度大于所述多个第一导电图案中的每一个在所述水平方向上的宽度。8.根据权利要求1所述的半导体装置，其中，所述多个导电图案中的每一个包括导电层和位于所述导电层的侧表面上的势垒层。9.根据权利要求8所述的半导体装置，其中，所述第二半导体结构还包括与包括在所述多个第二导电图案中的第二导电图案的上表面接触的外围接触穿通件以及位于所述外围接触穿通件上的导电焊盘。10.根据权利要求1所述的半导体装置，其中，所述沟道结构还包括位于所述沟道层与所述栅电极之间以及所述沟道层与所述导电板之间的栅极电介质层，并且其中，所述第二半导体结构还包括设置在所述导电板与所述栅电极之间并且穿透所述栅极电介质层以与所述沟道层接触的水平导电层。11.一种半导体装置，包括：第一衬底；
电路装置，其设置在所述第一衬底上；下互连结构，其电连接到所述电路装置；下接合结构，其连接到所述下互连结构；上接合结构，其接合到所述下接合结构；上互连结构，其连接到所述上接合结构；第二衬底，其设置在所述上互连结构上；导电板，其设置在所述第二衬底下方；栅电极，其设置在所述上互连结构与所述导电板之间，并且被堆叠为在竖直方向上彼此间隔开；沟道结构，其穿透所述栅电极，并且每个沟道结构包括沟道层；多个导电图案，其分别设置在穿透所述第二衬底的多个开口中；以及外围接触插塞，其在从所述导...

【专利技术属性】
技术研发人员：崔茂林，崔峻荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：