半导体存储器装置和该半导体存储器装置的制造方法制造方法及图纸

本公开涉及半导体存储器装置和该半导体存储器装置的制造方法。一种半导体存储器装置包括彼此交替地布置在第一层间绝缘层下方的多个导电图案和多个第二层间绝缘层。该半导体存储器装置还包括掺杂半导体层，该掺杂半导体层包括与第一层间绝缘层交叠的非晶区域以及与第一层间绝缘层交叠的结晶区域，并且非晶区域插置在第一层间绝缘层和结晶区域之间。该半导体存储器装置还包括沟道层，该沟道层接触掺杂半导体层并且穿过所述第一层间绝缘层、所述多个第二层间绝缘层和所述多个导电图案。该半导体存储器装置另外包括位于各个导电图案和沟道层之间的存储器层。沟道层之间的存储器层。沟道层之间的存储器层。

【技术实现步骤摘要】
半导体存储器装置和该半导体存储器装置的制造方法


[0001]各种实施方式总体上涉及半导体存储器装置和该半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和该三维半导体存储器装置的制造方法。

技术介绍

[0002]半导体存储器装置可包括存储数据的多个存储器单元。三维半导体存储器装置可包括三维布置的多个存储器单元。存储器单元的三维布置可减少多个存储器单元在基板上的二维占用空间，并且半导体存储器装置的集成度可改进。随着层叠在基板上方的存储器单元的数量增加，半导体存储器装置的集成度可进一步改进。然而，层叠在基板上方的存储器单元的数量的增加可能导致三维半导体存储器装置的操作可靠性劣化。

技术实现思路

[0003]根据实施方式，一种半导体存储器装置可包括彼此交替地布置在第一层间绝缘层下方的多个导电图案和多个第二层间绝缘层。该半导体存储器装置还可包括掺杂半导体层，该掺杂半导体层包括与第一层间绝缘层交叠的非晶区域以及与第一层间绝缘层交叠的结晶区域，其中，非晶区域插置在第一层间绝缘层和结晶区域之间。该半导体存储器装置还可包括沟道层，该沟道层接触掺杂半导体层并且穿过所述第一层间绝缘层、所述多个第二层间绝缘层和所述多个导电图案。该半导体存储器装置可另外包括在各个导电图案和沟道层之间的存储器层。
[0004]根据实施方式，一种制造半导体存储器装置的方法可包括形成初步存储器单元阵列结构，该初步存储器单元阵列结构包括：第一层间绝缘层，其包括面向相反方向的第一表面和第二表面；多个导电图案和多个第二层间绝缘层，其彼此交替地层叠在第一层间绝缘层的第二表面上；沟道层，其穿过所述第一层间绝缘层、所述多个导电图案和所述多个第二层间绝缘层；以及存储器层，其在所述多个导电图案中的每一个和沟道层之间。该方法还可包括在第一层间绝缘层的第一表面上方形成非晶掺杂半导体层。该方法还可包括通过使非晶掺杂半导体层的表面结晶来形成包括结晶区域以及在结晶区域和第一层间绝缘层之间的非晶区域的掺杂半导体层。该方法可另外包括使掺杂半导体层中的杂质扩散到沟道层中。
附图说明
[0005]图1是根据本公开的实施方式的半导体存储器装置的存储器单元阵列的示意图；
[0006]图2是示出如图1所示的存储器单元阵列的电路图；
[0007]图3A和图3B是示出图1的存储器单元阵列的实施方式的横截面图；
[0008]图4是示出根据本公开的实施方式的半导体存储器装置的横截面图；
[0009]图5是示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图；
[0010]图6是示出图5所示的步骤ST33的流程图；
[0011]图7A、图7B、图7C和图7D是示出如图5所示的半导体存储器装置的制造方法的一部分的实施方式的横截面图；
[0012]图8A、图8B和图8C是示出如图7D所示的区域AR2的后续工艺的实施方式的横截面图；
[0013]图9A、图9B和图9C是示出如图5所示的步骤ST33的实施方式的横截面图；
[0014]图10是示出根据本公开的实施方式的存储器系统的配置的框图；以及
[0015]图11是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0016]本公开的说明仅是结构或功能说明的实施方式，因此本教导的范围不应被解释为限于这些实施方式中说明的实施方式。因此，落在权利要求的范围或这种范围的等同物内的各种改变和修改因此旨在被所附权利要求涵盖。
[0017]尽管诸如“第一”和“第二”的术语可用于描述各种组件，但这些组件不应被理解为限于上述术语。上述术语仅用于将一个组件与另一组件相区分。
[0018]各种实施方式涉及一种能够改进操作可靠性的半导体存储器装置和该半导体存储器装置的制造方法。
[0019]图1是根据本公开的实施方式的半导体存储器装置的存储器单元阵列MCA的示意图。
[0020]参照图1，存储器单元阵列MCA可包括多条位线BL、源极层SL和存储块10。
[0021]多条位线BL可彼此分离并且彼此平行延伸。根据实施方式，多条位线BL可在X轴方向上彼此分离并且在Y轴方向上延伸。然而，本公开的实施方式不限于此。例如，多条位线BL可在X轴和Y轴之间在对角方向上延伸。
[0022]源极层SL可与多条位线BL交叠，并且存储块10插置在二者之间。源极层SL可以是在XY平面中延伸的水平图案。
[0023]存储块10可设置在多条位线BL和源极层SL之间。存储块10可包括多个存储器单元串。多个存储器单元串中的每一个可通过沟道层联接到对应位线BL和源极层SL。
[0024]图2是示出如图1所示的存储器单元阵列MCA的电路图。
[0025]参照图2，存储器单元阵列MCA可包括分别联接到多条位线BL的多个存储器单元串CS。多个存储器单元串CS可与源极层SL并联联接。
[0026]各个存储器单元串CS可包括一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。
[0027]多个存储器单元MC可串联联接在漏极选择晶体管DST和源极选择晶体管SST之间。多个存储器单元MC可通过源极选择晶体管SST联接到源极层SL。多个存储器单元MC可通过漏极选择晶体管DST联接到对应位线BL。
[0028]多个存储器单元MC可分别联接到多条字线WL。多个存储器单元MC的操作可由施加到多条字线WL的选通信号控制。漏极选择晶体管DST可联接到漏极选择线DSL。漏极选择晶体管DST的操作可由施加到漏极选择线DSL的选通信号控制。源极选择晶体管SST可联接到源极选择线SSL。源极选择晶体管SST的操作可由施加到源极选择线SSL的选通信号控制。源极选择线SSL、多条字线WL和漏极选择线DSL可由彼此分离并层叠的导电图案形成。
[0029]图3A和图3B是示出如图1所示的存储器单元阵列MCA的实施方式的横截面图。更具体地，图3A是沿着与多条位线BL交叉的方向截取的存储器单元阵列MCA的横截面图，图3B是如图3A所示的区域AR1的放大截面图。
[0030]参照图3A和图3B，存储器单元阵列MCA可包括掺杂半导体层185、第一层间绝缘层105、多个导电图案107、多个第二层间绝缘层109、单元插塞CPL、存储器层121和位线BL。
[0031]多个导电图案107和多个第二层间绝缘层109可彼此交替地布置在第一层间绝缘层105下方。多个导电图案107和多个第二层间绝缘层109可布置在第一层间绝缘层105和位线BL之间，并且可在Z轴方向上彼此交替地布置。
[0032]第一层间绝缘层105和各个第二层间绝缘层109可包括相同的绝缘材料。根据实施方式，第一层间绝缘层105和第二层间绝缘层109可包括氧化硅。
[0033]多个导电图案107可通过第一层间绝缘层105与掺杂半导体层185绝缘。多个导电图案107可通过多个第二层间绝缘层109彼此绝缘。多个导电图案107当本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：多个导电图案和多个第二层间绝缘层，所述多个导电图案和所述多个第二层间绝缘层彼此交替地布置在第一层间绝缘层下方；掺杂半导体层，该掺杂半导体层包括与所述第一层间绝缘层交叠的非晶区域以及与所述第一层间绝缘层交叠的结晶区域，并且所述非晶区域插置在所述第一层间绝缘层和所述结晶区域之间；沟道层，该沟道层接触所述掺杂半导体层并且穿过所述第一层间绝缘层、所述多个第二层间绝缘层和所述多个导电图案；以及存储器层，该存储器层位于各个所述导电图案和所述沟道层之间。2.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的与所述掺杂半导体层相邻的部分包括杂质。3.根据权利要求2所述的半导体存储器装置，其中，所述杂质是n型杂质。4.根据权利要求1所述的半导体存储器装置，其中，所述沟道层延伸到所述掺杂半导体层的所述非晶区域中。5.根据权利要求1所述的半导体存储器装置，其中，所述掺杂半导体层的所述非晶区域布置在所述沟道层和所述掺杂半导体层的所述结晶区域之间。6.一种制造半导体存储器装置的方法，该方法包括以下步骤：形成初步存储器单元阵列结构，该初步存储器单元阵列结构包括第一层间绝缘层、多个导电图案和多个第二层间绝缘层、沟道层以及存储器层，所述第一层间绝缘层具有面向相反方向的第一表面和第二表面，所述多个导电图案和所述多个第二层间绝缘层彼此交替地层叠在所述第一层间绝缘层的所述第二表面上方，所述沟道层穿过所述第一层间绝缘层、所述多个导电图案和所述多个第二层间绝缘层，并且所述存储器层位于所述多个导电图案中的每一个与所述沟道层之间；在所述第一层间绝缘层的所述第一表面上形成非晶掺杂半导体层；通...

【专利技术属性】
技术研发人员：吴在永，金重圭，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：