使用预着陆塞制造掩埋栅极的方法技术

提供一种制造半导体器件的方法，该方法包括：在衬底的整个表面上方形成塞导电层；蚀刻该塞导电层以形成着陆塞；蚀刻着陆塞之间的衬底以形成沟槽；在沟槽的表面上方形成栅极绝缘层；以及在栅极绝缘层上方形成部分填充沟槽的掩埋栅极。

【技术实现步骤摘要】

本专利技术涉及一种制造半导体器件的方法，并且更特别地，涉及一种制造掩埋栅极 的方法。
技术介绍
在60nm DRAM工艺中，形成掩埋栅极以增加单元内晶体管的集成、简化工艺以及增 强诸如漏电流的器件特性。一种制造掩埋栅极的方法通过形成沟槽并在该沟槽中掩埋栅极来实施。因此，该 方法可将位线与栅极之间的干扰最小化、减少膜堆叠体数目以及减少全部单元的总电容 量，由此改善刷新特性。图IA至IE为说明根据现有技术制造具有掩埋栅极的半导体器件的方法的横截面 图。参照图1A，在其中限定单元区域和周边区域的衬底11上形成器件隔离层12。之后，使用硬掩模层13蚀刻对应于单元区域的衬底11以形成沟槽14，并接着在沟 槽14中形成第一栅极绝缘层15。之后，在第一栅极绝缘层15上形成部分填充沟槽14的掩 埋栅极16。参照图1B，移除硬掩模层13，接着形成密封掩埋栅极16的顶部表面的密封层17。之后，实施周边打开工艺，以打开周边区域使得密封层17仅保留在单元区域上。之后，对周边区域实施栅极氧化工艺，以形成第二栅极绝缘层18。参照图1C，在第二栅极绝缘层18上形成栅极导电层19，并接着实施形成位线接触 孔20的工艺以用于在单元区域处的的位线接触。结果，该密封层17 (参照图1B)成为部分 暴露出衬底11的密封图案17A。参照图1D，沉积金属层以填充位线接触孔20，并接着在该沉积金属层上形成硬掩 模层。之后，实施栅极蚀刻，蚀刻硬掩模层、金属层、栅极导电层以及第一栅极绝缘层。结 果，在周边区域中形成用于周边区域的晶体管的栅极(此后，称为‘周边栅极(PG)’)，该周 边栅极包括依照如下顺序堆叠的第二栅极绝缘层图案18A、栅极导电图案19A、栅极金属图 案21B和栅极硬掩模图案22B。当形成周边栅极(PG)时，在单元区域中也形成位线(BL)， 其也可用作位线接触并且包括依照如下顺序堆叠的位线互连图案21A和位线硬掩模图案 22A。参照图1E，在衬底11的整个表面上形成层间电介质。之后，通过蚀刻该层间电介 质，实施用以在单元区域中形成储存节点接触24的接触形成工艺。甚至对衬底的表面也实施该接触形成工艺，使得密封图案17A(参照图1D)与层间电介质均被部分蚀刻以成为最终 密封图案17B和层间电介质23。在前述现有技术中，在单元区域中形成掩埋栅极16后，通过使用密封层17实施密 封工艺，用以防止掩埋栅极16的氧化。之后，通过仅打开周边区域来实施栅极氧化以及栅 极导电层沉积工艺，用以形成周边区域的晶体管。之后，再度打开单元区域，并实施接触蚀 刻工艺，用以形成位线接触孔。然而，虽然现有技术通过使用密封层17将单元区域密封，同时在周边区域中实施 栅极氧化，但现有技术会因氧气源(参照图IB的附图标记‘A’ )而防止掩埋栅极16被氧 化。同样地，由于在单元区域中形成位线(BL)之后，形成储存节点接触24，因此难以 确保用以形成储存节点接触24的接触打开区域。此外，由于该接触打开区域小，所以储存 节点接触与衬底之间的界面电阻增加。此外，在现有技术中，由于实施储存节点接触工艺或者位线接触工艺时，衬底会因 过蚀刻而损失(参照图IC的附图标记‘B’)，所以增加储存节点接触与掩埋栅极之间的 GIDL(栅极诱导漏极漏电)，并且可能增加造成自对准接触失效的可能性。为了克服上述问题，已提出一种方法，其通过利用硬掩模层、移除该硬掩模和形成 着陆塞来提高其中形成着陆塞的部位。然而，此方法难以控制接触高度在预定高度以上，这 是因为在所述蚀刻工艺移除硬掩模层时，发生接触变宽，其增加接触之间桥接的可能性；在 中间工艺中也可实施CMP(化学机械抛光)工艺。
技术实现思路
某些实施方案涉及一种制造半导体器件的方法，其可防止掩埋栅极因随后的工艺 而氧化。某些实施方案涉及一种制造半导体器件的方法，其可通过增加位线接触与衬底之 间以及储存节点接触与衬底之间的接触面积减小接触电阻。某些实施方案涉及一种制造半导体器件的方法，其可减少位线接触与掩埋栅极之 间以及储存节点接触与掩埋栅极之间的GIDL (栅极诱导漏极漏电)，并还防止自对准接触 失效。某些实施方案涉及一种制造半导体器件的方法，该方法包括在衬底的整个表面 上方形成塞导电层；蚀刻塞导电层以形成着陆塞(Iandingplug)；蚀刻着陆塞之间的衬底 以形成沟槽；在沟槽的表面上方形成栅极绝缘层；以及在栅极绝缘层上方形成部分填充沟 槽的掩埋栅极。某些实施方案涉及一种制造半导体器件的方法，该方法包括在衬底的整个表面 上方形成塞导电层；蚀刻塞导电层和衬底以形成第一沟槽；形成间隙填充第一沟槽的器件 隔离层；蚀刻塞导电层以形成着陆塞；蚀刻着陆塞之间的衬底以形成第二沟槽；在第二沟 槽的表面上方形成栅极绝缘层；以及在栅极绝缘层上方形成部分填充第二沟槽的掩埋栅 极。某些实施方案涉及一种制造半导体器件的方法，该方法包括在衬底中形成器件 隔离层；在衬底的整个表面上方形成塞导电层；蚀刻塞导电层以形成着陆塞；蚀刻着陆塞之间的衬底以形成沟槽；在沟槽的表面上方形成栅极绝缘层；以及在栅极绝缘层上方形成 部分填充沟槽的掩埋栅极。某些实施方案涉及一种制造半导体器件的方法，该方法包括在其中限定单元区 域与周边区域的衬底的周边区域上方选择性地形成栅极绝缘层和栅极导电层；在衬底的整 个表面上方形成塞导电层；蚀刻塞导电层以在单元区域中形成着陆塞；蚀刻着陆塞之间的 衬底以形成沟槽；在沟槽的表面上方形成栅极绝缘层；在栅极绝缘层上方形成部分填充沟 槽的掩埋栅极；以及实施栅极图案化，用于在周边区域中形成栅极。某些实施方案涉及一种制造半导体器件的方法，该方法包括在其中限定单元区 域与周边区域的衬底的周边区域上方选择性地形成栅极绝缘层和栅极导电层；在衬底的整 个表面上方形成塞导电层；蚀刻塞导电层与衬底以形成第一沟槽；形成间隙填充第一沟槽 的器件隔离层；蚀刻塞导电层以在单元区域中形成着陆塞；蚀刻着陆塞之间的衬底以形成 第二沟槽；在第二沟槽的表面上方形成栅极绝缘层；在栅极绝缘层上方形成部分填充第二 沟槽的掩埋栅极；以及实施栅极图案化，用于在周边区域中形成栅极。某些实施方案涉及一种制造半导体器件的方法，该方法包括在其中限定单元区 域与周边区域的衬底中形成器件隔离层；在周边区域的衬底上方选择性地形成栅极绝缘层 和栅极导电层；在衬底的整个表面上方形成塞导电层；蚀刻塞导电层以在单元区域中形成 着陆塞；蚀刻着陆塞之间的衬底以形成沟槽；在沟槽的表面上方形成栅极绝缘层；在栅极 绝缘层上方形成部分填充沟槽的掩埋栅极；以及实施栅极图案化，用于在周边区域中形成 栅极。附图说明图IA至IE为说明根据现有技术制造具有掩埋栅极的半导体器件的方法的横截面 图。图2A至2H为说明根据第一实施方案制造半导体器件的方法的横截面图。图3A至3F为说明根据第二实施方案制造半导体器件的方法的横截面图。图4A至4J为说明根据第三实施方案制造半导体器件的方法的横截面图。图5A至5K为说明根据第四实施方案制造半导体器件的方法的横截面图。具体实施例方式其它目的和优点可通过以下描述来理解，并且参照在此所述的各种实施方案，将 使这些目的和优点变得显而易见。参照附图，将所示各层和区域的厚度进行放大以便于说明。当第一层在第二层 “上，，或者在衬底本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底的整个表面上方形成塞导电层；蚀刻所述塞导电层以形成着陆塞；蚀刻所述陆塞之间的所述衬底以形成沟槽；在所述沟槽的表面上方形成栅极绝缘层；以及在所述栅极绝缘层上方形成部分填充所述沟槽的掩埋栅极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：辛钟汉，朴点龙，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]