半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，在刻蚀硬掩膜层以及衬底，以在衬底中形成浅沟槽之后，先采用湿法刻蚀工艺回刻蚀硬掩膜层，以将衬底靠近浅沟槽的部分区域暴露出来，采用湿法刻蚀工艺回刻蚀硬掩膜层可以使硬掩膜层的各个方向的刻蚀量较为均匀，由此避免产生刻蚀负载效应。然后，测量衬底的暴露区域的顶面宽度，并判断衬底的暴露区域的顶面宽度是否小于一目标宽度，若小于，则再次采用湿法刻蚀工艺回刻蚀硬掩膜层，重复执行该步骤，直至衬底的暴露区域的顶面宽度等于目标宽度。如此，可以使衬底的暴露区域的顶面宽度达到目标宽度，从而使衬底的暴露区域的顶面宽度与目标宽度相符合，提高器件的稳定性以及电性性能。提高器件的稳定性以及电性性能。提高器件的稳定性以及电性性能。

【技术实现步骤摘要】
半导体器件的制造方法


[0001]本专利技术涉及半导体制造
，特别涉及一种半导体器件的制造方法。

技术介绍

[0002]在现有的半导体器件如金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field
‑
Effect Transistor，MOSFET)的制造方法中，通常先在衬底上形成硬掩膜层，然后以硬掩膜层为掩膜刻蚀衬底以形成浅沟槽(STI)，相邻的浅沟槽之间的区域为有源区。在形成浅沟槽之后，需对衬底上的硬掩膜层进行刻蚀，从而暴露出衬底靠近浅沟槽的部分区域。然而，由于受刻蚀的负载效应的影响，衬底的暴露区域的顶面宽度往往达不到工艺所需的目标宽度，由此影响器件的稳定性，甚至影响器件的电性性能，例如影响器件的阈值电压。

技术实现思路

[0003]本专利技术的目的在于提供一种半导体器件的制造方法，以使刻蚀硬掩膜层之后的衬底的暴露区域的顶面宽度与目标宽度相符合。
[0004]为实现上述目的，本专利技术提供一种半导体器件的制造方法，包括：
[0005]步骤S1:提供衬底，所述衬底上方覆盖有硬掩膜层；
[0006]步骤S2:刻蚀所述硬掩膜层以及所述衬底，以在所述衬底中形成多个浅沟槽；
[0007]步骤S3:采用湿法刻蚀工艺回刻蚀所述硬掩膜层，以将所述衬底靠近所述浅沟槽的部分区域暴露出来；
[0008]步骤S4:测量所述衬底的暴露区域的顶面宽度，并判断所述衬底的暴露区域的顶面宽度是否小于一目标宽度，若小于，则再次采用湿法刻蚀工艺回刻蚀所述硬掩膜层，并执行步骤S5；
[0009]步骤S5：重复执行步骤S4，直至所述衬底的暴露区域的顶面宽度等于所述目标宽度。
[0010]可选的，在所述的半导体器件的制造方法中，所述目标宽度为20nm～30nm。
[0011]可选的，在所述的半导体器件的制造方法中，通过自动反馈系统判断所述衬底的暴露区域的顶面宽度是否小于目标宽度。
[0012]可选的，在所述的半导体器件的制造方法中，采用湿法刻蚀工艺回刻蚀所述硬掩膜层时，采用的溶液包括磷酸和氢氟酸。
[0013]可选的，在所述的半导体器件的制造方法中，通过光学关键尺寸测量系统测量所述衬底的暴露区域的顶面宽度。
[0014]可选的，在所述的半导体器件的制造方法中，所述衬底的暴露区域的顶面宽度等于所述目标宽度之后，还包括：
[0015]对所述衬底靠近所述浅沟槽的部分区域进行圆角处理；以及，
[0016]在所述浅沟槽中填充隔离层，以形成浅沟槽隔离结构。
[0017]可选的，在所述的半导体器件的制造方法中，通过热氧化工艺对所述衬底靠近所述浅沟槽的部分区域进行圆角处理。
[0018]可选的，在所述的半导体器件的制造方法中，所述硬掩膜层包括氧化硅层和形成于所述氧化硅层上的氮化硅层。
[0019]可选的，在所述的半导体器件的制造方法中，相邻的所述浅沟槽之间的衬底为有源区，所述半导体器件包括第一有源区和第二有源区，所述第一有源区的顶面宽度小于所述第二有源区的顶面宽度。
[0020]可选的，在所述的半导体器件的制造方法中，在刻蚀所述硬掩膜层以及所述衬底之后，所述硬掩膜层覆盖所述第一有源区和所述第二有源区；
[0021]以及，在采用湿法刻蚀工艺回刻蚀所述硬掩膜层时，回刻蚀所述第一有源区和所述第二有源区的所述硬掩膜层。
[0022]在本专利技术提供的半导体器件的制造方法中，在刻蚀硬掩膜层以及衬底，以在衬底中形成浅沟槽之后，先采用湿法刻蚀工艺回刻蚀硬掩膜层，以将所述衬底靠近所述浅沟槽的部分区域暴露出来，采用湿法刻蚀工艺回刻蚀硬掩膜层可以使硬掩膜层的各个方向的刻蚀量较为均匀，由此避免产生刻蚀负载效应。然后，测量衬底的暴露区域的顶面宽度，并判断衬底的暴露区域的顶面宽度是否小于一目标宽度，若小于，则再次采用湿法刻蚀工艺回刻蚀硬掩膜层，重复执行该步骤，直至衬底的暴露区域的顶面宽度等于目标宽度。如此，可以使衬底的暴露区域的顶面宽度达到目标宽度，从而使衬底的暴露区域的顶面宽度与目标宽度相符合，提高器件的稳定性以及电性性能。
附图说明
[0023]图1是本专利技术实施例的半导体器件的制造方法的流程示意图；
[0024]图2是本专利技术实施例的半导体器件的制造方法中的衬底以及硬掩膜层的结构剖面示意图；
[0025]图3是本专利技术实施例的半导体器件的制造方法中形成浅沟槽之后的结构剖面示意图；
[0026]图4是本专利技术实施例的半导体器件的制造方法中湿法刻蚀工艺回刻蚀硬掩膜层之后的结构示意图；
[0027]图5是本专利技术实施例的半导体器件的制造方法中对衬底靠近浅沟槽的部分区域进行圆角处理之后的结构示意图；
[0028]图6是本专利技术实施例的半导体器件的制造方法中在浅沟槽中填充隔离层的结构剖面示意图；
[0029]其中，附图标记说明如下：
[0030]100
‑
衬底；100a
‑
第一有源区；100b
‑
第二有源区；101
‑
浅沟槽；110
‑
硬掩膜层；111
‑
氧化硅层；112
‑
氮化硅层；120
‑
浅沟槽隔离结构。
具体实施方式
[0031]以下结合附图和具体实施例对本专利技术提出的半导体器件的制造方法作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化
的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0032]图1是本专利技术实施例的半导体器件的制造方法的流程示意图。如图1所示，本实施例提供半导体器件的制造方法，包括：
[0033]步骤S1：提供衬底，所述衬底上方覆盖有硬掩膜层；
[0034]步骤S2：刻蚀所述硬掩膜层以及所述衬底，以在所述衬底中形成多个浅沟槽；
[0035]步骤S3：采用湿法刻蚀工艺回刻蚀所述硬掩膜层，以将所述衬底靠近所述浅沟槽的部分区域暴露出来；
[0036]步骤S4：测量所述衬底的暴露区域的顶面宽度，并判断所述衬底的暴露区域的顶面宽度是否小于一目标宽度，若小于，则再次采用湿法刻蚀工艺回刻蚀所述硬掩膜层，并执行步骤S5；
[0037]步骤S5：重复执行步骤S4，直至所述衬底的暴露区域的顶面宽度等于所述目标宽度。
[0038]图2是本专利技术实施例的半导体器件的制造方法中的衬底以及硬掩膜层的结构剖面示意图；图3是本专利技术实施例的半导体器件的制造方法中形成浅沟槽之后的结构剖面示意图；图4是本专利技术实施例的半导体器件的制造方法中湿法刻蚀工艺回刻蚀硬掩膜层之后的结构示意图；图5是本专利技术实施例的半导体器件的制造方法中对衬底靠近浅沟槽的部分区域进行圆角处理之后的结构示意图；
[0039]图6是本专利技术实施例的半导体器件的制造方法中在浅沟槽中填充隔离层的结构剖面示意图。下文将结合图2至本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：步骤S1:提供衬底，所述衬底上方覆盖有硬掩膜层；步骤S2:刻蚀所述硬掩膜层以及所述衬底，以在所述衬底中形成多个浅沟槽；步骤S3:采用湿法刻蚀工艺回刻蚀所述硬掩膜层，以将所述衬底靠近所述浅沟槽的部分区域暴露出来；步骤S4:测量所述衬底的暴露区域的顶面宽度，并判断所述衬底的暴露区域的顶面宽度是否小于一目标宽度，若小于，则再次采用湿法刻蚀工艺回刻蚀所述硬掩膜层，并执行步骤S5；步骤S5：重复执行步骤S4，直至所述衬底的暴露区域的顶面宽度等于所述目标宽度。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述目标宽度为20nm～30nm。3.如权利要求1所述的半导体器件的制造方法，其特征在于，通过自动反馈系统判断所述衬底的暴露区域的顶面宽度是否小于目标宽度。4.如权利要求1所述的半导体器件的制造方法，其特征在于，采用湿法刻蚀工艺回刻蚀所述硬掩膜层时，采用的溶液包括磷酸和氢氟酸。5.如权利要求1所述的半导体器件的制造方法，其特征在于，通过光学关键尺寸测量系统测量...

【专利技术属性】
技术研发人员：张静，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：