半导体结构及浅沟槽隔离结构制备方法技术

本申请提供了一种半导体结构及浅沟槽隔离结构制备方法。所述浅沟槽隔离结构制备方法包括：提供一衬底；于所述衬底上形成硬掩膜层，所述硬掩膜层包括依次层叠的第一刻蚀阻挡层、牺牲层及第二刻蚀阻挡层；图形化所述硬掩膜层，并以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽；去除剩余的所述牺牲层；沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构，多个所述浅沟槽隔离结构之间的台阶高度差均匀。上述技术方案，通过在第一刻蚀阻挡层及第二刻蚀阻挡层之间设置牺牲层，避免了所述第一刻蚀阻挡层在沟槽刻蚀的过程中被消耗，使得形成的多个所述浅沟槽隔离结构之间的台阶高度差均匀，提高了产品的良率。了产品的良率。了产品的良率。

【技术实现步骤摘要】
半导体结构及浅沟槽隔离结构制备方法


[0001]本申请涉及半导体制造领域，尤其涉及一种半导体结构及浅沟槽隔离结构制备方法。

技术介绍

[0002]随着大规模集成电路集成度不断提高，0.18um及以下的元器件有源区之间的隔离槽大多数采用浅沟槽隔离(Shallow trench isolation，简写为STI)技术来制作。通常以抗反射(Darc)层和氮化硅(SiN)层作为硬掩膜层对沟槽进行刻蚀。其中氮化硅层不仅作为沟槽刻蚀的掩膜层，同时也作为化学机械抛光(Chemical Mechanical Polishing，简写为CMP)的停止层。
[0003]但是，单以氮化硅作为CMP的停止层会存在在沟槽刻蚀过程中使氮化硅被消耗一部分。图7是现有技术中浅沟槽结构的示意图。如图7所示，由于在沟槽刻蚀过程中氮化硅层71被消耗了一部分，从而导致晶圆刻蚀率的差异直接影响氮化硅层71的均匀度，如图7中(a)部分所示；而氮化硅层71的均匀度差直接导致CMP工艺台阶高度(Step Height)均匀度变差，如图7中(b)部分所示；从而影响后续多晶硅(Poly)刻蚀，导致形成的多个浅沟槽结构72之间具有高度差，如图7中(c)部分所示，进一步影响产品电性。
[0004]因此，提供一种改善浅沟槽隔离台阶高度差均匀度的方法，以避免影响后续多晶硅刻蚀和产品电性是亟需解决的技术问题。

技术实现思路

[0005]本申请所要解决的技术问题是提供一种半导体结构及浅沟槽隔离结构制备方法，以改善半导体结构中浅沟槽隔离台阶高度差的均匀度，从而避免影响后续多晶硅刻蚀和产品电性。
[0006]为了解决上述问题，本申请提供了一种浅沟槽隔离结构制备方法，所述方法包括：提供一衬底；于所述衬底上形成硬掩膜层，所述硬掩膜层包括依次层叠的第一刻蚀阻挡层、牺牲层及第二刻蚀阻挡层；图形化所述硬掩膜层，并以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽；去除剩余的所述牺牲层；沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构，多个所述浅沟槽隔离结构之间的台阶高度差均匀。
[0007]在一些实施例中，所述衬底为硅衬底或一具有外延层的硅衬底；所述第一刻蚀阻挡层的材料为氮化硅；所述牺牲层的材料为氧化硅或无定形碳；所述第二刻蚀阻挡层的材料为抗反射型材料。
[0008]在一些实施例中，所述的图形化所述硬掩膜层的步骤进一步包括：图形化所述第二刻蚀阻挡层；以图形化后的所述第二刻蚀阻挡层为掩膜版图形化所述牺牲层；以图形化后的所述牺牲层为掩膜版图形化所述第一刻蚀阻挡层。
[0009]在一些实施例中，所述的图形化所述硬掩膜层的步骤进一步包括：采用自对准接
触刻蚀的方式图形化所述硬掩膜层。
[0010]在一些实施例中，以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽的步骤进一步包括：沟槽刻蚀完成后，所述牺牲层的剩余厚度大于或等于30纳米。
[0011]在一些实施例中，所述牺牲层的材料为氧化硅；所述去除剩余的所述牺牲层的步骤进一步包括：采用湿法刻蚀的方式去除剩余的所述牺牲层。
[0012]在一些实施例中，所述牺牲层的材料为无定形碳；所述去除剩余的所述牺牲层的步骤进一步包括：采用灰化工艺去除剩余的所述牺牲层。
[0013]在一些实施例中，所述沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构的步骤进一步包括：采用高密度等离子体化学气相沉积的方式，于所述沟槽内及所述第一刻蚀阻挡层表面沉积隔离材料；以所述第一刻蚀阻挡层为平坦化的停止层进行平坦化；去除剩余的所述第一刻蚀阻挡层，形成所述浅沟槽隔离结构。
[0014]在一些实施例中，所述的去除剩余的所述第一刻蚀阻挡层的步骤进一步包括：采用化学机械抛光的方式去除剩余的所述第一刻蚀阻挡层。
[0015]为了解决上述问题，本申请还提供了一种半导体结构，包括多个浅沟槽隔离结构，所述浅沟槽隔离结构采用本专利技术所述方法制备而成，多个所述浅沟槽隔离结构的台阶高度差均匀。
[0016]上述技术方案，通过在所述第一刻蚀阻挡层及所述第二刻蚀阻挡层之间设置所述牺牲层，避免了所述第一刻蚀阻挡层在沟槽刻蚀的过程中被消耗，从而避免晶圆刻蚀率的差异直接影响所述第一刻蚀阻挡层的均匀度，使得形成的多个所述浅沟槽隔离结构之间的台阶高度差均匀，避免影响后续多晶硅刻蚀和产品电性，提高了产品的良率。
[0017]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
附图说明
[0018]为了更清楚地说明本申请实施例的技术方案，下面将对本申请的实施例中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本申请一实施例中浅沟槽隔离结构制备方法的步骤示意图；
[0020]图2～图6为本申请一实施例中主要步骤形成的器件结构示意图；
[0021]图7是现有技术中浅沟槽结构的示意图。
具体实施方式
[0022]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0023]下面首先对本申请实施例所提供的一种浅沟槽隔离结构制备方法进行介绍。
[0024]请一并参阅图1～图6，其中，图1为本申请一实施例中浅沟槽隔离结构制备方法的步骤示意图，图2～图6为本申请一实施例中主要步骤形成的器件结构示意图。
[0025]如图1所示，本实施例所述的浅沟槽隔离结构制备方法包括：步骤S101，提供一衬底；步骤S102，于所述衬底上形成硬掩膜层，所述硬掩膜层包括依次层叠的第一刻蚀阻挡层、牺牲层及第二刻蚀阻挡层；步骤S103，图形化所述硬掩膜层，并以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽；步骤S104，去除剩余的所述牺牲层；步骤S105，沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构，多个所述浅沟槽隔离结构之间的台阶高度差均匀。
[0026]在本实施例中，所述衬底1可以为硅衬底或一具有外延层(未示出)的硅衬底。所述外延层可以为单层或多层结构，因其具有高电阻率，在后续制造半导体结构的过程中，所述外延层能够保证半导体结构具有高的击穿电压，而低电阻的衬底又降低了电阻，从而降低了半导体结构饱和压降。在一些实施例中，所述外延层的材料可以为氮化镓(GaN)。
[0027]请参阅步骤S102及图2，于所述衬底1上形成硬掩膜层3，所述硬掩膜层3包括依次层叠的第一刻本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种浅沟槽隔离结构制备方法，其特征在于，所述方法包括：提供一衬底；于所述衬底上形成硬掩膜层，所述硬掩膜层包括依次层叠的第一刻蚀阻挡层、牺牲层及第二刻蚀阻挡层；图形化所述硬掩膜层，并以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽；去除剩余的所述牺牲层；沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构，多个所述浅沟槽隔离结构之间的台阶高度差均匀。2.根据权利要求1所述的方法，其特征在于，所述衬底为硅衬底或一具有外延层的硅衬底；所述第一刻蚀阻挡层的材料为氮化硅；所述牺牲层的材料为氧化硅或无定形碳；所述第二刻蚀阻挡层的材料为抗反射型材料。3.根据权利要求1所述的方法，其特征在于，所述的图形化所述硬掩膜层的步骤进一步包括：图形化所述第二刻蚀阻挡层；以图形化后的所述第二刻蚀阻挡层为掩膜版图形化所述牺牲层；以图形化后的所述牺牲层为掩膜版图形化所述第一刻蚀阻挡层。4.根据权利要求1所述的方法，其特征在于，所述的图形化所述硬掩膜层的步骤进一步包括：采用自对准接触刻蚀的方式图形化所述硬掩膜层。5.根据权利要求1所述的方法，其特征在于，以图形化后的硬掩膜层为掩膜版刻蚀...

【专利技术属性】
技术研发人员：谷东光，卿晨，李留洋，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：