用于对电路部件进行布线的系统和方法技术方案

提供用于配置平行导线以减小电容变化的系统和方法。在一个实施例中，被配置为线状阵列的多个第一部件通过相应的信号导线与在该线状阵列的末端的第二部件耦合。各信号导线具有垂直于线状阵列的方向延伸的垂直部分和平行于线状阵列的方向延伸的平行部分。平行部分被交错排列，使得平行部分中的较长的那些邻近平行部分中的较短的那些，而不是简单地从最长到最短排列。在一个实施例中，平行部分中的较长的一半的长度穿过平行部分的序列减小，而平行部分中的较短的一半长度增加。在另一实施例中，连续较长／较短的平行部分交替位于序列的两边。

【技术实现步骤摘要】

本专利技术一般涉及电子电路，尤其涉及用于对第一组电路部件和第二部件之间的布线进行布局的系统和方法。
技术介绍
随着电子技术的进展，一贯地存在对于改进的电子器件的需求。除了对这些器件中新的特征的需求，还存在使这些器件更小和更快的要求。为了使电子器件更小和更快，一般需要使得形成器件的部件在物理上更小。但是，减小这些部件的尺寸可导致妨碍器件更快速地工作的问题，甚至会导致器件出现故障。随着电子部件的尺寸减小，连接这些部件的导线的尺寸和间隔(间距)也减小。随着电路中的导线的间距减小，这些导线的耦合电容增加。耦合电容增加又导致导线之间的干扰增加。另外，随着电子电路的复杂性增加，可能必需更长的导线(以及长度变化更大的导线)以连接电路内的各个部件。导线的长度增加导致这些导线的电阻增加。电路中的导线的电容和电阻增加会导致一些信号通道实际上比其它的信号通道更长。换句话说，信号通过具有较高的电阻和电容的导线上的通道比通过具有较低的电阻和电容的导线上的通道要花费更长的时间。由于难以使各信号通道保持相同的长度，因此这在将来自大量部件的信号耦合到另一部件的电路中是有问题的。结果，各信号到达末端部件会花费不同的时间，并且各信号的相位会因此变得相互偏移。并且，由于电容在最长的信号线中最大，因此通过最长的信号线所需的增长的时间使得电路以较慢的速度工作。常规而言，以两种方式中的任一种解决由信号线之间的电容导致的问题。首先，为了减小导线的电阻，可以增加其宽度。通过减小导线的电阻，有效缩短信号通道，并且各信号通过不同的信号通道导致较小的时滞(skew)。解决该问题的第二种方式是通过增加导线的间距。换句话说，增加导线的间隔。通过增加导线的间距，减小导线之间的耦合电容。电容减小导致各信号之间干扰减小、时滞较小。解决问题的这些常规方案的问题在于，通过增加导线的宽度或通过增加导线之间的间距，电路的尺寸增加。这不利于所希望的尺寸减小。因此希望提供在不增加使用信号线的电路的尺寸的情况下减小这些信号线之间的时滞的系统和方法。
技术实现思路
可以通过本专利技术的各实施例解决上面概述的问题中的一个或更多个。在广义上，本专利技术包括用于配置平行导线以减小导线之间的电容变化并由此减小不同导线上的信号的时滞和信号通过导线所需的时间的系统和方法。在一个实施例中，诸如缓冲器或锁存器的多个第一部件与诸如编码器或纠错逻辑的第二部件耦合。第一部件在物理上被配置为线状阵列。第二部件被定位在该线状阵列的末端。第一部件中的每一个通过导线与第二部件耦合，该导线具有垂直于线状阵列的方向延伸的垂直部分和平行于线状阵列的方向延伸的平行部分。不是将第一部件中的相邻的那些部件的平行部分定位为相互邻近，而是将平行部分交错排列，使得导线的平行部分不与相邻的部件的平行部分相邻。由此，最长的平行部分邻近短得多的平行部分，而不是使最长的平行部分邻近下一个最长的平行部分。结果，两个相邻的平行部分仅仅相邻两者中的较短的一个的长度。较长的平行部分的剩余部分到下一个导线的距离加倍(有效地使导线间距加倍)。一个实施例包括一种系统，该系统包括第一部件的线状阵列；位置邻近第一部件的线状阵列的第二部件；和多个信号线。各信号线被耦合在第一部件中的相应一个与第二部件之间。各信号线包含与第一部件的线状阵列平行并具有相应的长度的平行部分。信号线被定位为使得相邻的信号线根据相应的平行部分长度被交错排列。在一个实施例中，信号线被配置为使得具有第n长的平行部分的信号线邻近具有第n短的平行部分的信号线。平行部分可被定位为使得长平行部分的长度从序列的第一边到第二边减小而短平行部分的长度从第一边到第二增加。作为替代方案，长平行部分可被定位为在序列的交替的边上具有连续减小的长度。短平行部分也被定位为在序列的交替的边上具有连续增加的长度。大量的其它的实施例也是可能的。附图说明通过参照附图阅读以下详细说明，本专利技术的其它目的和优点会变得更加明显。图1是表示示例性电路的示图。图2是表示更有效地利用芯片上的可用空间的常规电路布局的示图。图3是具有根据第一示例性实施例被定位的信号线的电路。图4是表示以常规的方式和根据一个实施例以交错排列的结构配置的多组信号线的电容变化的条形图。图5是表示具有根据替代性实施例被定位的信号线的电路的示图。图6是表示具有根据另一替代性实施例被定位的信号线的电路的示图。图7是表示具有根据另一替代性实施例被定位的信号线的电路的示图。图8是表示具有根据又另一替代性实施例被定位的信号线的电路的示图。本专利技术存在各种变更和替代形式，通过附图和附带的详细说明以举例方式示出其特定实施例。应当理解，附图和详细说明的目的不在于将本专利技术限定为说明的特定实施例。本公开的目的在于覆盖落在由所附的权利要求书限定的本专利技术的范围内的所有变更、等同物和替换。具体实施例方式以下说明本专利技术的一个或更多个实施例。应当注意，以下说明的这些和任何其它实施例是示例性的，目的在于解释而非限定本专利技术。在广义上，本专利技术包括用于配置平行导线以减小导线之间的电容变化并由此减小不同导线上的信号的时滞和信号通过导线所需的时间的系统和方法。在一个实施例中，诸如缓冲器或锁存器的多个第一部件与诸如编码器或纠错逻辑的第二部件耦合。第一部件在物理上被配置为线状阵列。第二部件被定位在该线状阵列的末端。第一部件中的每一个通过导线与第二部件耦合，该导线具有垂直于线状阵列的方向延伸的垂直部分和平行于线状阵列的方向延伸的平行部分。不是将第一部件中的相邻的那些部件的平行部分定位为相互邻近，而是将平行部分交错排列，使得导线的平行部分不与相邻的部件的平行部分相邻。作为替代方案，使平行部分中的长的那些与平行部分中的短的那些交错排列。通过交替排列长短平行部分，信号线实际上在长平行部分的长度的一部分上具有两倍(2x)间距。(短平行部分在其全长上具有1倍间距。)这种结构稍微增加具有短平行部分的信号线(一般具有最低的电容)的电容，并显著减小具有长平行部分的信号线(一般具有最高的电容)的电容。由此减小信号线之间的电容变化(和引起的信号时滞)。并且，最长的信号线的电容减少最多，由此减少信号通过这些信号线所需的相应时间并使电路可在较高的速度下工作。在详细说明本专利技术的实施例之前，说明可使用各实施例的电路的类型以及要解决的问题有用的。参照图1，示出说明示例性电路的示图。在该电路中，在图的左侧有多个部件111～114。部件111～114都是第一类型。部件111～114中的每一个通过相应的信号线131～134与第二部件120耦合。电路100可以例如为纠错电路、总线电路或各种其它电路的一部分。不论电路的目的是什么，都可能存在许多第一类型的部件(111～114)，这些第一类型的部件都通过相应信号线(131～134)向单个部件(120)提供信号。为了制造电路100(和与其耦合的任何其它电路)，必须确定部件和信号线的物理布局。虽然图1中所示的布局简单、易于理解并在概念上与从部件111～114到部件120的数据的流动对应，但就电路使用的空间而言，这种布局的效率不是非常高。还容易看出，随着第一类型的部件的数量增加，电路所需的空间量迅速增加。由于材料的成本和加工这些材料以制造集成电路的成本较高，因此优选空间上效率更高的设计。如上所述，电路10本文档来自技高网...

【技术保护点】
一种系统，包括：第一部件的线状阵列；位置邻近第一部件的线状阵列的第二部件；和　多个信号线；其中，各信号线被耦合在第一部件中的相应一个与第二部件之间；各信号线包含与第一部件的线状阵列平行的平行部分； 各信号线的平行部分具有相应的长度；以及所述信号线被定位为使得相邻的信号线根据相应的平行部分长度被交错排列。

【技术特征摘要】
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【专利技术属性】
技术研发人员：牧野英一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]