框架单元标记伪栅版图及其设计方法技术

本发明专利技术提供一种框架单元标记伪栅版图，包括框架图形，框架图形为单个shot中除芯片以外的剩余区域的图形；框架图形上设有标记图形，标记图形用于定义出衬底切割道上用于对准和测量的图形；标记图形间具有间隙，标记图形间插入有第一伪栅图形；设于标记图形内的第二伪栅图形，第二伪栅图形根据不同层次的标记图形设置不同的尺寸；设于标记图形上的假块标记层，假块标记层用于定义伪栅不形成的区域。本发明专利技术对原有框架单元标记伪栅版图进行伪栅图形添加处理，以达到测量或者对准的目的，解决了在先进技术节点工艺存在套准标记脱落的问题。题。题。

【技术实现步骤摘要】
框架单元标记伪栅版图及其设计方法


[0001]本专利技术涉及半导体
，特别是涉及一种框架单元标记伪栅版图及其设计方法。

技术介绍

[0002]通过自对准双重图形工艺(SADP)方式，可以获得光刻无法曝开的较小pitch(周期)，使pitch缩小一倍。限于图形是大量重复单元的层次。
[0003]在FRAME(框架版图)中Frame cell mark(框架单元标记)是摆放在切割道上，用于对准和测量的图形。目前的工艺中框架单元并没有添加伪栅，而是通过框架版图整体添加伪栅，同时这种方法只有极少数框架单元内部，部分层次会添加伪栅，目前FAB(半导体工厂)里的使用的框架单元在较为先进的技术节点会产生脱落的问题。
[0004]为解决上述问题，需要提出一种新型的框架单元标记伪栅版图及其设计方法。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种框架单元标记伪栅版图及其设计方法，用于解决现有技术中框架单元并没有添加伪栅，而是通过框架版图整体添加伪栅，同时这种方法只有极少数框架单元内部，部分层次会添加伪栅，目前半导体工厂里的使用的框架单元在较为先进的技术节点会产生脱落的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种框架单元标记伪栅版图，包括：
[0007]框架图形，所述框架图形为单个shot中除芯片以外的剩余区域的图形；
[0008]所述框架图形上设有标记图形，所述标记图形用于定义出衬底切割道上用于对准和测量的图形；<br/>[0009]所述标记图形间具有间隙，所述标记图形间插入有第一伪栅图形；
[0010]设于所述标记图形内的所述第二伪栅图形，所述第二伪栅图形根据不同层次的所述标记图形设置不同的尺寸；
[0011]设于所述标记图形上的假块标记层，所述假块标记层用于定义伪栅不形成的区域。
[0012]优选地，所述标记图形位于的区域包括M0A层和后段金属层。
[0013]优选地，所述第二伪栅图形在所述标记图形的区域中依次等距分布。
[0014]优选地，所述M0A层中的所述第二伪栅的长为1.2微米，宽为0.038微米，左右相邻的两所述第二伪栅的周期为0.18微米，上下相邻的两所述第二伪栅的周期为1.366微米。
[0015]优选地，所述后段金属层中的所述第二伪栅的长、宽均为0.8微米，左右相邻的两所述第二伪栅的周期以及上下相邻的两所述第二伪栅的周期均为0.8微米。
[0016]本专利技术还提供一种框架单元标记伪栅版图的设计方法，包括：
[0017]步骤一、提供框架图形，所述框架图形为单个shot中除芯片以外的剩余区域的图形；
[0018]所述框架图形上设有标记图形，所述标记图形用于定义出衬底切割道上用于对准和测量的图形；
[0019]根据所述标记图形的种类扩大所述标记图形间的间隙，之后在所述标记图形间插入第一伪栅图形；
[0020]步骤二、根据不同层次的所述标记图形设置尺寸不同的第二伪栅图形，所述第二伪栅图形用于设于所述标记图形内；
[0021]步骤三、将所述标记图形的每条边向内缩进设定值，之后在所述标记图形内添加所述第二伪栅图形；
[0022]步骤四、根据不同层次的所述标记图形设置假块标记层，所述假块标记层用于定义伪栅不形成的区域。
[0023]优选地，步骤一中所述标记图形位于的区域包括M0A层和后段金属层。
[0024]优选地，步骤一中的所述第二伪栅图形通过设计软件的设计规则与所述框架图形同时形成。
[0025]优选地，步骤二中所述第二伪栅图形在所述标记图形的区域中依次等距分布。
[0026]优选地，步骤二中所述M0A层中的所述第二伪栅的长为1.2微米，宽为0.038微米，左右相邻的两所述第二伪栅的周期为0.18微米，上下相邻的两所述第二伪栅的周期为1.366微米。
[0027]优选地，步骤二中所述后段金属层中的所述第二伪栅的长、宽均为0.8微米，左右相邻的两所述第二伪栅的周期以及上下相邻的两所述第二伪栅的周期均为0.8微米。
[0028]优选地，步骤三中所述缩进值为5至20微米。
[0029]如上所述，本专利技术的框架单元标记伪栅版图及其设计方法，具有以下有益效果：
[0030]本专利技术对原有框架单元标记伪栅版图进行伪栅图形添加处理，以达到测量或者对准的目的，解决了在先进技术节点工艺存在套准标记脱落的问题。
附图说明
[0031]图1显示为本专利技术的框架单元中M0A伪栅版图示意图；
[0032]图2显示为本专利技术的框架单元中M0A伪栅版图局部放大示意图；
[0033]图3显示为本专利技术的后段金属层次伪栅版图示意图；
[0034]图4显示为本专利技术的框架单元中不同层次伪栅版图叠加后示意图；
[0035]图5显示为本专利技术的框架单元中不同标记图形的间隙示意图；
[0036]图6显示为本专利技术的设计方法示意图。
具体实施方式
[0037]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0038]本专利技术提供一种框架单元标记伪栅版图，包括：
[0039]框架图形，框架图形为单个shot(曝光点)中除芯片以外的剩余区域的图形；
[0040]框架图形上设有标记图形，标记图形用于定义出衬底切割道上用于对准和测量的图形；
[0041]在本专利技术的实施例中，标记图形位于的区域包括M0A层和后段金属层，M0A层包括金属0层、接触孔层(V0)、金属1层(M1)。
[0042]请参阅图5，标记图形间具有间隙，间隙部分的距离由标记图形种类决定，此处不做具体限定，标记图形间插入有第一伪栅图形，通常情况下标记图形和第一伪栅图形同时由设计软件添加；
[0043]设于标记图形内的第二伪栅图形，第二伪栅图形根据不同层次的标记图形设置不同的尺寸；
[0044]在本专利技术的实施例中，第二伪栅图形在标记图形的区域中依次等距分布，即在水平方向与竖直方向均依次等距分布。
[0045]在本专利技术的实施例中，请参阅图1和图2，M0A层中的第二伪栅的长为1.2微米，宽为0.038微米，左右相邻的两第二伪栅的周期为0.18微米，上下相邻的两第二伪栅的周期为1.366微米。
[0046]在本专利技术的实施例中，请参阅图3，后段金属层中的第二伪栅的长、宽均为0.8微米，左右相邻的两第二伪栅的周期以及上下相邻的两第二伪栅的周期均为0.8微米。
[0047]在本专利技术的实施例中，请参阅图4，其示出了框架单元中不同层次的伪栅图形叠加后的情况。
[0048]需要说明的是，第二伪栅的长、宽、周期等参数由生产工艺决定，也可以是其他本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种框架单元标记伪栅版图，其特征在于，包括：框架图形，所述框架图形为单个shot中除芯片以外的剩余区域的图形；所述框架图形上设有标记图形，所述标记图形用于定义出衬底切割道上用于对准和测量的图形；所述标记图形间具有间隙，所述标记图形间插入有第一伪栅图形；设于所述标记图形内的所述第二伪栅图形，所述第二伪栅图形根据不同层次的所述标记图形设置不同的尺寸；设于所述标记图形上的假块标记层，所述假块标记层用于定义伪栅不形成的区域。2.根据权利要求1所述的框架单元标记伪栅版图，其特征在于：所述标记图形位于的区域包括M0A层和后段金属层。3.根据权利要求1所述的框架单元标记伪栅版图，其特征在于：所述第二伪栅图形在所述标记图形的区域中依次等距分布。4.根据权利要求2所述的框架单元标记伪栅版图，其特征在于：所述M0A层中的所述第二伪栅的长为1.2微米，宽为0.038微米，左右相邻的两所述第二伪栅的周期为0.18微米，上下相邻的两所述第二伪栅的周期为1.366微米。5.根据权利要求2所述的框架单元标记伪栅版图，其特征在于：所述后段金属层中的所述第二伪栅的长、宽均为0.8微米，左右相邻的两所述第二伪栅的周期以及上下相邻的两所述第二伪栅的周期均为0.8微米。6.一种框架单元标记伪栅版图的设计方法，其特征在于，至少包括：步骤一、提供框架图形，所述框架图形为单个shot中除芯片以外的剩余区域的图形；所述框架图形上设有标记图形，所述标记图形用于定义出衬底切割道上用于对准和测量的图形；根据所述标记图形的种类扩大所述标...

【专利技术属性】
技术研发人员：刘思哲，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：