标准元件单元制造技术

一种标准元件单元包括多个晶体管，其包括第一型晶体管和第二型晶体管；多个接触结构，电性连接至该多个晶体管；至少一条输入线，电性连接至该多个晶体管；一条输出线，电性连接至该多个晶体管；一条VDD接触线，电性连接至该多个晶体管；一条VSS接触线，电性连接至该多个晶体管；其中第一型晶体管包括电性连接在一起的第一组鳍片结构，第二型晶体管包括电性连接在一起的第二组鳍片结构，且第一型晶体管和第二型晶体管之间的间隙不大于3

【技术实现步骤摘要】
标准元件单元
[0001]本申请案是主张2021年9月27日提交的美国临时申请案编号第63/248,586号的优先权，其内容借由引用并入的方式将该临时申请案的全文收录于本案说明书中。


[0002]本专利技术是有关于一种建构于半导体单管芯(monolithic semiconductor die)中的半导体元件，特别是有关于一种通过集成电路微缩和拉伸(scaling and stretching)平台，在半导体单管芯中所构建的优化标准元件单元。其可以有效地微缩建构在半导体单管芯中的逻辑电路的尺寸，而不会微缩最小特征尺寸。

技术介绍

[0003]集成电路的性能和成本的改进，主要是借由根据摩尔定律的制程微缩技术来实现的，但是随着晶体管的尺寸微缩到28纳米(或更小)，其制程变异就变成一种挑战。特别是，借由微缩逻辑电路的尺寸来提高储存密度、借由降低操作电压(VDD)来降低待机功耗以及借由提高良率来得到更大容量的逻辑电路，都变得越来越难以实现。
[0004]标准元件单元是逻辑电路中常用的基本元件之一。标准元件单元通常包括多个如图1(a)至图1(f)所绘示的基本逻辑功能单元(例如，反相器单元(inverter cell)、NOR单元(NOR cell)和NAND单元(NAND cell)、反相器单元
×
2、NOR单元
×
2和NAND单元
×
2)。然而，由于接触结构的尺寸和金属线布局之间的干扰，即使将制程尺寸(所谓的「最小特征尺寸」、「λ」或「F」)微缩至22nm或更小，当最小特征尺寸微缩时，的标准元件单元的总面积，以λ2或F2表示，仍会显著增加。
[0005]当最小特征尺寸减小时，以λ2或F2所表示的标准元件单元的总面积会显著增加的原因可以描述如下。传统标准元件单元，以图1(a)所示的反相器为例，通过多层内连线连接。其中，第一内连线金属层M1连接至晶体管的(源极区和漏极区)的扩散层(diffusion level)。有需要增加第二内连线金属层M2和/或第三内连线金属层M3以促进信号传输(例如，输入Input或输出Output)。可以只使用第一内连线金属层M1，之后采用插塞结构Via
‑
1，来连接第二内连线金属层M2和第一内连线金属层M1，而不扩大管芯尺寸。其中，插塞结构Via
‑
1是由某些类型的导电材料所组成。借此，形成垂直连接结构，即「Diffusion
‑
Con
‑
M1」结构，从扩散区Diffusion通过接触结构(Con)连接到第一内连线金属层M1。类似地，也形成另一种连接结构，即「Gate
‑
Con
‑
M1」结构，借由接触结构(Con)将栅极(Gate)连接到第一内连线金属层M1。
[0006]另外，如果需要，亦可形成连接结构「M1
‑
Via1
‑
M2」，借由插塞结构Via1从第一内连线金属层M1连接到第二内连线金属层M2。从栅极层Gate
‑
level连接到第二内连线金属层M2之间更复杂的内连线结构，可以描述为「Gate
‑
Con
‑
M1
‑
Via1
‑
M2」。此外，堆叠的内连线系统还可以具有「M1
‑
Via1
‑
M2
‑
Via2
‑
M3」或「M1
‑
Via1
‑
M2
‑
Via2
‑
M3
‑
Via3
‑
M4」等结构。由于两个存取晶体管(如图1(a)所绘示的两个NMOS导通
‑
栅晶体管PG
‑
1和PG
‑
2)中的栅极(Gate)和扩散区(Diffusion)必须连接到
设置在第二内连线金属层M2中的输入端Input。而在传统反相器中，这种金属内连线结构必须先通过第一内连线金属层M1。也就是说，目前最先进的反相器之内连线系统，可能不允许栅极(Gate)或扩散区(Diffusion)在不经过第一内连线金属层M1的情况下，直接连接到第二内连线金属层M2。其结果导致，一个与第一内连线金属层M1连接的内连线结构和另一个与第一内连线金属层M1连接的内连线结构之间必须保留空间。而这个作法将会增加管芯的尺寸，并且在某些情况下，而且这种内连线结构的布线方式，可能会阻碍直接形成有效通道，穿过第一内连线金属层M1连接至第二内连线金属层M2的意图。此外，也难以在插塞Via1与接触结构Contact之间形成自对准结构，其中，插塞Via1与接触结构Contact彼此分别连接到各自的内连线系统。
[0007]此外，在传统标准元件单元(如图1(a)所绘示的反相器的)中，至少会有一个NMOS晶体管11和一个PMOS晶体管12分别位于p型基材(p
‑
substrate)的一些邻接区域(例如，n型阱区(n
‑
well)或p型阱区(p
‑
well))之中。而该多个区域形成在一个彼此相邻的紧密邻接区域内，进而形成n+/p/n/p+寄生双极元件的寄生接面结构(parasitic junction structure)。其轮廓从NMOS晶体管11的n+掺杂区开始，到p型阱区(p
‑
well)到相邻的n型阱区(n
‑
well)，再到PMOS晶体管12的p+掺杂区，如图2所绘示。由于n+/p接面或p+/n接面都会产生明显的噪音，当异常大的电流异常流过此n+/p/n/p+接面时，可能会关闭互补式金属
‑
氧化物半导体(Complementary Metal
‑
Oxide
‑
Semiconductor，CMOS)电路的某些操作，并导致整个芯片(chip)故障。这种被称为闩锁(Latch
‑
up)的异常现像对互补式金属
‑
氧化物半导体电路的操作是有害的，必须避免。
[0008]增加对闩锁的抵抗力的其中一种方法，是增加从n+掺杂区到p+掺杂区的距离。但这对于互补式金属
‑
氧化物半导体电路来说无疑是一个弱点。因为，增加从n+掺杂区到p+掺杂区的距离以避免闩锁问题，会实质上扩大标准元件单元的尺寸。
[0009]图3(a)是绘示一家半导体公司(三星)的5nm(UHD)标准元件单元中PMOS和NMOS晶体管的布局连线棒状图(stick diagram)。此状棒图只绘示出包括有源区(水平的红色粗线)和栅极线(垂直的蓝色粗线)。在本文中，有源区可以被称为「鳍片(fin)」。当然，仍有许多接触结构，其一端直接耦合到PMOS和NMOS晶体管，另一端耦合到输入端、输出端、高压源Vdd端和低压源Vss(或接地GND)等，未被绘示出来。特别是，每个晶体管包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种标准元件单元，其特征在于，包括：一基材，具有一掺杂阱区；多个晶体管，包括一第一型晶体管和一第二型晶体管，其中，该第一型晶体管形成在该掺杂阱区内，且该第二型晶体管形成在该掺杂阱区外；多个接触结构，电性连接至该多个晶体管；至少一输入线，电性连接至该多个晶体管；至少一输出线，电性连接至该多个晶体管；一高压VDD接触线，电性连接至该多个晶体管；以及一低压VSS接触线，电性连接至该多个晶体管；其中，该第一型晶体管包括电性连接在一起的一第一组鳍片结构，该第二型晶体管包括电性连接在一起的一第二组鳍片结构，且该第一型晶体管和该第二型晶体管之间的一间隙不大于3
×
Fp
‑
λ，其中，Fp是该第一型晶体管中两个相邻鳍片结构之间的一间距，λ是该标准元件单元的最小特征尺寸。2.如权利要求1所述的标准元件单元，其特征在于，该第一型晶体管中的一鳍片结构宽度为Fw，该第一型晶体管与该第二型晶体管之间的该间隙不大于3
×
Fp
‑
Fw，且Fw大于λ。3.如权利要求1所述的标准元件单元，其特征在于，该第一型晶体管中两个相邻鳍片结构之间的该间距Fp为3λ。4.如权利要求3所述的标准元件单元，其特征在于，该第一型晶体管与该第二型晶体管之间的该间隙，实质上等于5λ。5.如权利要求1所述的标准元件单元，其特征在于，该第一型晶体管中两个相邻鳍片结构之间的该间距Fp为3.5λ。6.如权利要求5所述的标准元件单元，其特征在于，该第一型晶体管与该第二型晶体管之间的该间隙，实质上等于2.5λ。7.一种标准元件单元，其特征在于，包括：多个晶体管，该多个晶体管包括一PMOS晶体管和一NMOS晶体管；一组接触结构，电性连接至该多个晶体管；至少一条输入线，电性连接至该多个晶体管；一输出线，电性连接至该多个晶体管；一高压VDD接触线，电性连接至该多个晶体管；以及一低压VSS接触线，电性连接至该多个晶体管；其中，该PMOS晶体管包括电性连接在一起的一第一组鳍片结构，该NMOS晶体管包括电性连接在一起的一第二组鳍片结构；在形成该第一组鳍片结构和该第二组鳍片结构的过程中，该PMOS晶体管和该NMOS晶体管之间不存在任何鳍片结构。8.如权利要求7所述的标准元件单元，其特征在于，该PMOS晶体管一边缘与该NMOS晶体管一边缘之间的一间隙，小于该PMOS晶体管中两个相邻鳍片结构之间的一间距。9.如权利要求7所述的标准元件单元，其特征在于，该PMOS晶体管中两个相邻的鳍片结构之间的一间距Fp为3.5λ。10.如权利要求9所述的标准元件单元...

【专利技术属性】
技术研发人员：卢超群，阙壮颖，黄立平，
申请(专利权)人：发明与合作实验室有限公司，
类型：发明
国别省市：