具有可控源极/漏极结构的晶体管制造技术

一种晶体管结构包括基材、栅极导电区、栅极介电层以及第一导电区。至少一部分的栅极导电区设置在基材的表面下方。栅极介电层围绕栅极导电区的底壁和侧壁。第一导电区的底壁与栅极导电区的侧壁对齐或大致对齐。极导电区的侧壁对齐或大致对齐。极导电区的侧壁对齐或大致对齐。

【技术实现步骤摘要】
具有可控源极/漏极结构的晶体管


[0001]本专利技术是有关于一种半导体元件，特别是有关于一种源极/漏极区域与栅极区域对齐或大致对齐的U型沟槽晶体管(U
‑
groove transistor)或埋入式栅极晶体管(buried gate transistor)。

技术介绍

[0002]图1是绘示应用于传统埋入式字元线动态随机存取存储器单元(buried word line DRAM cell)10的晶体管100的结构剖面图。如图1所绘示，栅极区101的部分或全部位于P型掺杂
‑
基材110的初始表面110a下方。栅极区101包括栅极导电区、设置在栅极导电区上方的介电栅极上盖(dielectric gate cap)101b和围绕或围绕栅极导电区的栅极氧化层105。栅极导电区可以包括金属材料101a，例如钨(W)和氮化钛(TiN)101c，或者多晶硅材料(未绘示)。具有N+型掺杂区102a的漏极端子102和具有N+型掺杂区103a的源极端子103分别位于栅极101的左侧和右侧。漏极端子102和源极端子103还可以分别包括n型轻掺杂漏极(n_LDD)区102b和103b。漏极端子102和源极端子103其中一者连接至动态随机存取存储器单元的电容器，另一者连接至比特线(bit line)BL。此外，连接在漏极端子102和源极端子103之间的存取晶体管(例如NMOS晶体管)100的通道区围绕着栅极氧化层105。
[0003]由于漏极端子102和源极端子103是借由离子植入技术所形成，漏极端子102和源极端子103的N+掺杂区和n型轻掺杂漏极区102b/103b(尤其是N+掺杂区)可能与栅极区101部分重叠，会产生较高的电场，进而会增加栅极诱导漏极漏电流(Gate Inducing Drain Leakage，GIDL)。另一方面，离子植入可能在漏极端子102和源极端子103中产生多个晶格缺陷。由于这些晶格缺陷可能难以通过后续的热处理制成完全修复，因此可能会增加源极或漏极电阻并进一步诱发更高的栅极诱导漏极漏电电流，从而使存取晶体管100具有更严重的储存节点电荷损失(storage node charges)和较低的开启电流(I
‑
on)。
[0004]此外，存取晶体管100的临界电压取决于形成在基材110中的p型阱106的离子植入分布的均匀性。然而，传统的制程方法是采用多个离子植入步骤并经过退火制程，借以在p型阱106的中形成漏极端子102和源极端子103，这可能会导致p型阱106的掺杂分布(doping profile)不均匀，将不可避免地使临界电压的变异程度(threshold voltage variation)变大，并增加通道电阻。
[0005]因此，有需要提供一种先进的晶体管结构，已解决已知技术所面临的问题。

技术实现思路

[0006]本专利技术的一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层以及第一导电区。至少一部分的栅极导电区设置在基材的表面下方。栅极介电层围绕栅极导电区的底壁和侧壁。第一导电区的底壁与栅极导电区的侧壁对齐或大致对齐。
[0007]在本说明书的一些实施例中，第一导电区的顶壁与靠近第一导电区的浅沟隔离结构(Shallow Trench Isolator，STI)的顶壁对齐或大致对齐，但低于位于栅极导电区上方
的栅极上盖上盖(gate cap)的顶壁。
[0008]在本说明书的一些实施例中，从第一导电区的底壁到第一导电区的顶壁之间的掺杂浓度是可调整的。
[0009]在本说明书的一些实施例中，具有可调整掺杂浓度的第一导电区是独立于基材之外。
[0010]在本说明书的一些实施例中，所述基材是一种硅基材，具有可调整掺杂浓度的第一导电区是借由选择性磊晶(selective epitaxy)制程所形成。
[0011]在本说明书的一些实施例中，晶体管结构还包括围绕栅极介电层的通道层，其中，通道层是独立于基材之外。
[0012]在本说明书的一些实施例中，所述通道层可以是一种掺杂的硅质层。
[0013]在本说明书的一些实施例中，所述通道层可以是一种掺杂的硅
‑
锗(silicon
‑
germanium，SiGe)层。
[0014]在本说明书的一些实施例中，所述基材是一种硅基材，通道层是借由选择性磊晶制程所形成。
[0015]在本说明书的一些实施例中，栅极介电层包括覆盖于第一导电区顶表面上的水平延伸部分。
[0016]在本说明书的一些实施例中，通道层一端的顶面与基材的表面对齐或大致对齐。
[0017]在本说明书的一些实施例中，栅极导电区包括钨质插塞和围绕钨质插塞的氮化钛(TiN)层。
[0018]在本说明书的一些实施例中，晶体管结构还包括围绕栅极介电层的通道层，其中，通道层是位于基材中的一个掺杂层。
[0019]本专利技术的另一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层以及第一导电区。至少一部分的栅极导电区设置在基材的初始表面下方。栅极介电层围绕栅极导电区的底壁和侧壁。第一导电区与栅极导电区相邻且独立于基材之外。其中，第一导电区的底壁与栅极导电区的顶壁之间的垂直间隙或垂直重叠距离小于5nm。
[0020]在本说明书的一些实施例中，从第一导电区的底壁到第一导电区的顶壁的掺杂浓度是在垂直方向可调整的。
[0021]在本说明书的一些实施例中，所述基材是一种硅基材，具有可调整掺杂浓度的第一导电区是借由选择性磊晶制程所形成。
[0022]本专利技术的再一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层、通道层和第一导电区。至少一部分的栅极导电区设置在基材的初始表面下方。栅极介电层围绕栅极导电区的底壁和侧壁。通道层围绕栅极介电层。第一导电区与通道层接触，其中，通道层为一种复合层且独立于基材之外。
[0023]在本说明书的一些实施例中，复合层包括高迁移率子层和位于高迁移率子层上方的硅质子层。高迁移率子层可以是掺杂的硅
‑
锗(Si1‑
x
Ge
x
)层、碳化硅(Si1‑
x
C
x
)层、砷化镓(Ga1‑
x
As
x
)层或锑砷化铟(In1‑
x
As
x
Sb)层。
[0024]本专利技术的又一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层、通道层和第一导电区。至少一部分的栅极导电区设置在基材的初始表面下方。栅极介电层围绕栅极导电区的底壁和侧壁，其中，第一导电区的顶壁低于与第一导电区相
邻的浅沟槽隔离(STI)结构的顶壁，并且低于位于栅极导电区上方的栅极上盖的顶壁。
【附图说明】
[0025]本专利技术的技术优势和精神可以通过以下所述内容本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管结构，其特征在于，包括：一基材；一栅极导电区，至少一部分设置于该基材的一表面下方；一栅极介电层，围绕该栅极导电区的一底壁和一侧壁；以及一第一导电区，具有一底壁与该栅极导电区的该侧壁对齐或大致对齐。2.如权利要求1所述的晶体管结构，其特征在于，该第一导电区的一顶壁与邻接于该第一导电区的一浅沟隔离结构(Shallow Trench Isolator，STI)的一顶壁对齐或大致对齐，但低于位于该栅极导电区上方的一栅极上盖(gate cap)的一顶壁。3.如权利要求1所述的晶体管结构，其特征在于，从该第一导电区的该底壁到该第一导电区的一顶壁之间的一掺杂浓度是可调整的。4.如权利要求3所述的晶体管结构，其特征在于，该具有可调整的该掺杂浓度的该第一导电区是独立于该基材之外。5.如权利要求4所述的晶体管结构，其特征在于，该基材是一硅基材，具有可调整的该掺杂浓度的该第一导电区是借由一选择性磊晶(selective epitaxy)制程所形成。6.如权利要求1所述的晶体管结构，其特征在于，更包括围绕该栅极介电层的一通道层，其中该通道层是独立于该基材之外。7.如权利要求6所述的晶体管结构，其特征在于，该通道层是一掺杂的硅质层。8.如权利要求6所述的晶体管结构，其特征在于，该通道层是一掺杂的硅
‑
锗(silicon
‑
germanium，Si1‑
x
Ge
x
)层。9.如权利要求6所述的晶体管结构，其特征在于，该基材是一硅基材，该通道层是借由一选择性磊晶制程所形成。10.如权利要求6所述的晶体管结构，其特征在于，该栅极介电层包括覆盖于该第一导电区的一顶表面上的一水平延伸部分。11.如权利要求10所述的晶体管结构，其特征在于，该通道层一端的一顶面与该基材的该表面对齐或大致对齐。12.如权利要求10所述的晶体管结构，其特征在于，该栅极导电区包括一钨质插塞和围绕该钨质插塞的一氮化钛(TiN)层。13.如权利要求1所述的晶体管结构，其特征在于，更包括围绕该栅极介电层的一通道层，其中，该通道层是位于该基材中...

【专利技术属性】
技术研发人员：卢超群，黄立平，
申请(专利权)人：发明与合作实验室有限公司，
类型：发明
国别省市：