一种10T-SRAM单元及其数据读写方法、电路结构技术

本发明专利技术涉及一种10T

【技术实现步骤摘要】
一种10T
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SRAM单元及其数据读写方法、电路结构
[0001]本申请是申请号为CN202210638677.2，申请日为2020/06/08，且专利技术名称为一种基于10T
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SRAM单元的电路结构、芯片及模块的分案申请。


[0002]本专利技术涉及静态随机存储器
，特别是涉及一种10T
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SRAM单元及其数据读写方法、电路结构。

技术介绍

[0003]作为突破冯诺依曼架构的有效策略之一，存内计算(computing in memory，缩写为CIM)引起了广泛关注，存内计算将存储器与运算模块合二为一，大幅减少了数据的搬移，进而节省了这部分的时间和能耗开销。
[0004]内容可寻址存储器(binary content addressable memory，缩写为BCAM)作为存内计算的特殊应用，它通过数据输入与存储数据逐位比较，实现了在存储器内部完成比较操作，提高了搜索效率的同时降低了功耗。现有的BCAM研究主要拘泥于单向数据搜索，有的是数据纵向输入，与阵列存储字逐行比较，结构复杂固化，模块复用性差，功能单一；有的是数据横向输入，与阵列存储字逐列比较，与SRAM数据按行写入方式相悖，不易写入待比较数据。根据公开号为CN102024819A公开的SRAM位单元装置与CAM位单元装置，其具有较低待机漏电流Isb、改善的Vcc，min用以降低待机耗电、与改善的存取速度等优点。但是该装置的10T
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SRAM单元中行列逻辑操作无法同时进行。

技术实现思路

[0005]基于此，有必要针对单向数据搜索不易写入待比较数据的问题，提供一种10T
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SRAM单元及其数据读写方法、电路结构、模块、芯片。
[0006]10T
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SRAM单元，其包括：NMOS晶体管N0～N7，PMOS晶体管P0～P1。
[0007]具体连接方式如下：N0的源极电连接电压源VSS。
[0008]N1的栅极与N0的漏极电连接，N1的源极与N0的源极电连接，N1的漏极与N0的栅极电连接。
[0009]P0的漏极与N0的漏极电连接，P0的栅极与N0的栅极电连接，P0的源极电连接电压源VDD。
[0010]P1的漏极与N1的漏极电连接，P1的栅极与P0的漏极电连接，P1的源极与P0的源极电连接。
[0011]N2的漏极与N0的漏极电连接，N2的栅极电连接字线WLL，N2的源极电连接位线BLB。
[0012]N3的漏极与N0的栅极电连接，N3的栅极电连接字线WLR，N3的源极电连接位线BL。
[0013]N4的栅极与N0的漏极电连接，N4的源极电连接位线RBLB。
[0014]N5的栅极与N1的漏极电连接，N5的源极与位线RBL电连接。
[0015]N6的漏极与N4的漏极电连接，N6的栅极与字线RWLL电连接，N6的源极电连接电压
源VSS。
[0016]N7的漏极与N5的漏极电连接，N7的源极与N6的源极电连接，N7的栅极与字线RWLR电连接。
[0017]存储节点QB通过N2与字线WLL、位线BLB相连；存储节点Q通过N3与字线WLR、位线BL相连；P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。
[0018]进一步的，10T
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SRAM单元数据写入时，通过BL和BLB进行写入，字线WLL和字线WLR置为高电平。
[0019]进一步的，10T
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SRAM单元数据读取时，通过RBLB或RBL进行读出，字线RWLL或字线RWLR置为高电平。
[0020]本专利技术还包括一种根据前述的10T
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SRAM单元的数据读写方法，数据读写方法在数据写入时，通过BL和BLB进行写入，字线WLL和字线WLR置为高电平；所述数据读写方法在数据读取时，通过RBLB或RBL进行读出，字线RWLL或字线RWLR置为高电平。
[0021]本专利技术还提供一种基于10T
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SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其采用前述10T
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SRAM单元，基于10T
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SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构包括4
×
4个10T
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SRAM单元。
[0022]其中，位于同一行的10T
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SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，所有单元晶体管N3的栅极电连接字线WLR，所有单元晶体管N4的源极电连接位线RBLB，所有单元晶体管N5的源极电连接位线RBL，每一行共享字线WLL、WLR以及位线RBL、RBLB。
[0023]位于同一列的10T
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SRAM单元，所有单元晶体管N2的源极电连接位线BLB，所有单元晶体管N3的源极电连接位线BL，所有单元晶体管N6的栅极电连接字线RWLL，所有单元晶体管N7的栅极电连接字线RWLR，每一列共享位线BL、BLB以及字线RWLL、RWLR。
[0024]该电路结构进行数据按阵列逐行查找时，字线RWLL和RWLR分别作为数据输入线，位线RBL和RBLB作为匹配线，匹配结果通过位线RBL和RBLB末端灵敏放大器再经过与门读出。数据按阵列逐列查找时，字线WLL和WLR分别作为数据输入线，位线BL和BLB作为匹配线，匹配结果通过位线BL和BLB末端灵敏放大器再经过与门读出。
[0025]进一步的，在10T
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SRAM单元保持数据期间，写字线WLL、写字线WLR、读字线RWLL及读字线RWLR均保持低电平，此时N2、N3、N6以及N7均关断。
[0026]进一步的，假设在写操作前10T
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SRAM单元的存储节点Q为高电平，QB为低电平，即存储数据为“1”，在写入数据“0”时，写操作字线WLL和WLR被拉为高电平选中单元，同时将需要写入的数据“0”加载到写位线BL和BLB上。
[0027]进一步的，假设在读操作前10T
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SRAM单元的存储节点Q为高电平，QB为低电平，即存储数据为“1”；在读操作开始时，读位线RBL和RBLB预充电至高电平，读字线RWLL或RWLR被拉为高电平，NMOS晶体管N6或NMOS晶体管N7被开启。
[0028]本专利技术还包括基于10T
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SRAM单元的存内布尔逻辑运算和双向BCAM的电路模块，其采用前述的基于10T
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SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，基于10T
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SRAM单元的存内布尔逻辑运算和双向BCAM的电路模块包括：
[0029]位于同一行的10T
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【技术保护点】

【技术特征摘要】
1.一种10T
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SRAM单元，其包括：NMOS晶体管N0～N7，PMOS晶体管P0～P1；其中，NMOS晶体管N0，N0的源极电连接电压源VSS；NMOS晶体管N1，N1的栅极与N0的漏极电连接，N1的源极与N0的源极电连接，N1的漏极与N0的栅极电连接；PMOS晶体管P0，P0的漏极与N0的漏极电连接，P0的栅极与N0的栅极电连接，P0的源极电连接电压源VDD；PMOS晶体管P1，P1的漏极与N1的漏极电连接，P1的栅极与P0的漏极电连接，P1的源极与P0的源极电连接；其特征在于，NMOS晶体管N2，N2的漏极与N0的漏极电连接，N2的栅极电连接字线WLL，N2的源极电连接位线BLB；NMOS晶体管N3，N3的漏极与N0的栅极电连接，N3的栅极电连接字线WLR，N3的源极电连接位线BL；NMOS晶体管N4，N4的栅极与N0的漏极电连接，N4的源极电连接位线RBLB；NMOS晶体管N5，N5的栅极与N1的漏极电连接，N5的源极与位线RBL电连接；NMOS晶体管N6，N6的漏极与N4的漏极电连接，N6的栅极与字线RWLL电连接，N6的源极电连接电压源VSS；NMOS晶体管N7，N7的漏极与N5的漏极电连接，N7的源极与N6的源极电连接，N7的栅极与字线RWLR电连接；存储节点QB通过N2与字线WLL、位线BLB相连；存储节点Q通过N3与字线WLR、位线BL相连；P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。2.根据权利要求1所述的10T
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SRAM单元，其特征在于，所述10T
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SRAM单元数据写入时，通过BL和BLB进行写入，字线WLL和字线WLR置为高电平。3.根据权利要求1所述的10T
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SRAM单元，其特征在于，所述10T
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SRAM单元数据读取时，通过RBLB或RBL进行读出，字线RWLL或字线RWLR置为高电平。4.一种根据权利要求1所述的10T
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SRAM单元的数据读写方法，其特征在于，所述数据读写方法在数据写入时，通过BL和BLB进行写入，字线WLL和字线WLR置为高电平；所述数据读写方法在数据读取时，通过RBLB或RBL进行读出，字线RWLL或字线RWLR置为高电平。5.一种基于10T
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SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其特征在于，其采用如权利要求1或2或3所述的10T
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SRAM单元，所述基于10T
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SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构包括4
×
4个10T
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SRAM单元；其中，位于同一行的10T
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SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，所有单元晶体管N3的栅极电连接字线WLR，所有单元晶体管N4的源极电连接位线RBLB，所有单元晶体管N5的源极电连接位线RBL，每一行共享字线WLL、WLR以及位线RBL、RBLB；位于同一列的1...

【专利技术属性】
技术研发人员：戴成虎，杜园园，高珊，彭春雨，赵强，卢文娟，郝礼才，刘立，蔺智挺，吴秀龙，黎轩，郑好，
申请(专利权)人：安徽大学，
类型：发明
国别省市：