一种10TSRAM电压域存内计算电路制造技术

本发明专利技术涉及一种10TSRAM电压域存内计算电路。该电路包括：10TSRAM单元阵列、第一电压调制电路、第一模拟数字转换器、第二电压调制电路和第二模拟数字转换器；第一电压调制电路的一端与第一模拟数字转换器连接；第一电压调制电路的另一端与10TSRAM单元阵列连接；第二电压调制电路的一端与第二模拟数字转换器连接；第二电压调制电路的另一端与10TSRAM单元阵列连接。基于此，本发明专利技术通过采用电压调制电路和10TSRAM单元阵列，能够解决计算干扰的问题，进而能够提高计算精确度。而能够提高计算精确度。而能够提高计算精确度。

【技术实现步骤摘要】
一种10T SRAM电压域存内计算电路


[0001]本专利技术涉及电子元件
，特别是涉及一种10T SRAM电压域存内计算电路。

技术介绍

[0002]随着边缘计算需求的增加，冯诺伊曼体系也逐渐到了瓶颈。此时出现了存内计算的概念，存内计算通过对原有的存储阵列增加计算结构，实现了在阵列中的乘累加计算，进而大大降低了功耗。但是，现有的存内计算过程会对存储单元的节点产生干扰，模拟数字转换器上的负载也会使位线上的电位产生变动，进而出现计算精度低的问题。

技术实现思路

[0003]为解决现有技术存在的上述问题，本专利技术提供了一种10T SRAM电压域存内计算电路。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种10T SRAM电压域存内计算电路，包括：10T SRAM单元阵列、第一电压调制电路、第一模拟数字转换器、第二电压调制电路和第二模拟数字转换器；
[0006]所述第一电压调制电路的一端与所述第一模拟数字转换器连接；所述第一电压调制电路的另一端与所述10T SRAM单元阵列连接；所述第二电压调制电路的一端与所述第二模拟数字转换器连接；所述第二电压调制电路的另一端与所述10T SRAM单元阵列连接。
[0007]优选地，所述10T SRAM单元阵列包括：位线GBL、位线GBLB和多个10T SRAM单元；
[0008]所述10T SRAM单元的一端与所述位线GBL连接；所述10T SRAM单元的另一端与所述位线GBLB连接；所述第一电压调制电路的另一端与所述位线GBL连接；所述第二电压调制电路的另一端与所述位线GBLB连接。
[0009]优选地，还包括：放电端VB和电源VDD；
[0010]所述放电端VB和所述电源VDD均与所述第一电压调制电路连接。
[0011]优选地，所述第一电压调制电路包括：管NM5和管NM6；
[0012]所述放电端VB和所述电源VDD均与所述管NM5连接；所述管NM5与所述管NM6连接。
[0013]优选地，所述管NM5和所述管NM6均为NMOS管；
[0014]所述管NM5的源极与所述电源VDD连接；所述管NM5的栅极与所述放电端VB连接；所述管NM5的漏极与所述管NM6的漏极连接；所述管NM6的栅极与所述位线GBL连接；所述管NM6的源极接地。
[0015]优选地，还包括：放电端VB和电源VDD；
[0016]所述放电端VB和所述电源VDD均与所述第二电压调制电路连接。
[0017]优选地，所述第二电压调制电路包括：管NM7和管NM8；
[0018]所述放电端VB和所述电源VDD均与所述管NM7连接；所述管NM7与所述管NM8连接。
[0019]优选地，其特征在于，所述管NM7和所述管NM8均为NMOS管；
[0020]所述管NM7的源极与所述电源VDD连接；所述管NM7的栅极与所述放电端VB连接；所
述管NM7的漏极与所述管NM8的漏极连接；所述管NM8的栅极与所述位线GBLB连接；所述管NM8的源极接地。
[0021]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0022]本专利技术提供的10T SRAM电压域存内计算电路，包括：10T SRAM单元阵列、第一电压调制电路、第一模拟数字转换器、第二电压调制电路和第二模拟数字转换器；第一电压调制电路的一端与第一模拟数字转换器连接；第一电压调制电路的另一端与10T SRAM单元阵列连接；第二电压调制电路的一端与第二模拟数字转换器连接；第二电压调制电路的另一端与10T SRAM单元阵列连接。基于此，本专利技术通过采用电压调制电路和10T SRAM单元阵列，能够解决计算干扰的问题，进而能够提高计算精确度。
附图说明
[0023]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为本专利技术提供的10T SRAM电压域存内计算电路的结构示意图；
[0025]图2为本专利技术实施例提供的10T SRAM单元结构图。
具体实施方式
[0026]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0027]本专利技术的目的是提供一种10T SRAM电压域存内计算电路，能够解决计算干扰的问题，进而能够提高计算精确度。
[0028]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0029]本专利技术提供的10T SRAM电压域存内计算电路，包括：10T SRAM单元阵列、第一电压调制电路、第一模拟数字转换器、第二电压调制电路和第二模拟数字转换器。
[0030]第一电压调制电路的一端与第一模拟数字转换器连接。第一电压调制电路的另一端与10T SRAM单元阵列连接。第二电压调制电路的一端与第二模拟数字转换器连接。第二电压调制电路的另一端与10T SRAM单元阵列连接。
[0031]在实际应用过程中，10T SRAM单元阵列中采用的10T SRAM单元列的个数可以根据实际需求进行选择，例如32列。下面以采用1列10T SRAM单元列为例，对上述提供的10T SRAM电压域存内计算电路的具体结构和工作原理进行说明。
[0032]如图1所示，在该实施例中，10T SRAM单元阵列包括：位线GBL、位线GBLB和32个10T SRAM单元(即10T cell)。32个10T SRAM单元用于存储1bit权重数据，这一设计可以进行二值化的运算，运算结果如下表1所示。
[0033]10T SRAM单元的一端与位线GBL连接。10T SRAM单元的另一端与位线GBLB连接。第
一电压调制电路的另一端与位线GBL连接。第二电压调制电路的另一端与位线GBLB连接。
[0034]其中，如图2所示，10T SRAM单元相比传统的6T SRAM单元增加了两个读通路：管NM1和管NM2形成左侧读通路，管NM3和管NM4形成右侧读通路，以对读写通路进行解耦合。
[0035]以左侧读通路为例，对本专利技术采用的10T SRAM单元的具体工作原理进行说明：10T SRAM单元中存储数据的节点Q控制了管NM2的栅极，读取信号由字线RWL1控制管NM1的栅极。当读取脉冲到来时，如果存储数据的节点Q存储的权重为1，则管NM1和管NM2的通路导通，位线GBL上会产生放电，表示1的读出。另一侧中，管NM3、管NM4和存储数据的节点QB间的工作关系与上述管NM1、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种10T SRAM电压域存内计算电路，其特征在于，包括：10T SRAM单元阵列、第一电压调制电路、第一模拟数字转换器、第二电压调制电路和第二模拟数字转换器；所述第一电压调制电路的一端与所述第一模拟数字转换器连接；所述第一电压调制电路的另一端与所述10T SRAM单元阵列连接；所述第二电压调制电路的一端与所述第二模拟数字转换器连接；所述第二电压调制电路的另一端与所述10T SRAM单元阵列连接。2.根据权利要求1所述的10T SRAM电压域存内计算电路，其特征在于，所述10T SRAM单元阵列包括：位线GBL、位线GBLB和多个10T SRAM单元；所述10T SRAM单元的一端与所述位线GBL连接；所述10T SRAM单元的另一端与所述位线GBLB连接；所述第一电压调制电路的另一端与所述位线GBL连接；所述第二电压调制电路的另一端与所述位线GBLB连接。3.根据权利要求2所述的10T SRAM电压域存内计算电路，其特征在于，还包括：放电端VB和电源VDD；所述放电端VB和所述电源VDD均与所述第一电压调制电路连接。4.根据权利要求3所述的10T SRAM电压域存内计算电路，其特征在于，所述第一电压调制电路包括：管NM5和管NM6；所述放电...

【专利技术属性】
技术研发人员：乔树山，李润成，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：