半导体器件制造技术

本公开的实施例涉及半导体器件。半导体器件的控制电路对多个存储器元件进行初始化。一种方法：当复位信号为高电平时，控制电路关断第一晶体管，选择多个字线，关断预充电电路，接通写入列开关，关断读取列开关。然后，控制电路通过写入电路将第一位线设置为低电平并且将第二位线设置为高电平来对多个存储器元件进行初始化。行初始化。行初始化。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]于2020年12月22日提交的日本专利申请No.2020
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212079的公开内容通过引用被整体并入本文中，该公开内容包括说明书、附图和摘要。


[0003]本公开涉及一种半导体器件，更具体地，本公开涉及一种用于包括静态随机存取存储器(SRAM)的半导体器件的技术。

技术介绍

[0004]在许多情况下，静态随机存取存储器(SRAM)被并入作为存储器器件，该存储器器件用于在诸如数据处理器件的半导体器件中保存数据。如果关键数据被存储在该SRAM中，则必须从防篡改的角度采取对策。需要一种技术来即时擦除或初始化被存储在SRAM中的关键数据，以使被存储在其中的关键数据的内容不被恶意用户读取。
[0005]下面列出了公开的技术。
[0006][专利文件1]美国专利申请公开号2001/0046173
[0007][专利文件2]美国专利申请公开号2006/0023521
[0008][专利文件3]美国专利申请公开号2014/0293679
[0009][非专利文件1]Kevin Self，APPLICATION NOTE 2033，SRAM
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Based Microcontroller Optimizes Security，[在线]，2003年6月27日，[搜索于：2020年11月25日]，网址：https://pdfserv.maximintegrated.com/en/an/AN2033.pdf

技术实现思路

[0010]本公开的目的是提供一种能够在抑制面积增加的同时以相对高的速度来对存储器元件的数据进行初始化的技术。
[0011]根据本说明书和附图的描述，其他目的和新颖特征将变得明显。
[0012]下面将简要描述本公开的代表性内容的概要。
[0013]根据实施例的半导体器件包括：多个字线；多个第一位线和第二位线对；多个存储器元件，被连接到多个字线以及多个第一位线和第二位线对，以便被连接到一个字线以及一对第一位线和第二位线；第一晶体管，被提供在多个存储器元件与电源电位之间；多个字线驱动器，被连接到多个字线；写入列开关，被连接到多个第一位线和第二位线对中的每个第一位线和第二位线对；读取列开关，被连接到多个第一位线和第二位线对的每个第一位线和第二位线对；预充电电路，被连接到多个第一位线和第二位线对中的每个第一位线和第二位线对；写入电路，被连接到每个写入列开关；以及控制电路，接收复位信号。
[0014]控制电路基于复位信号被设置为高电平的事实上，通过以下操作来对多个存储器元件进行初始化：通过写入电路设置第一位线到低电平并通过设置第一晶体管到关断状态来设置第二位线到高电平，设置多个字线到选择状态，设置预充电电路到关断状态，设置用
于写入的列开关到接通状态，以及设置用于读取的列开关到关断状态。
[0015]根据上述实施例的半导体器件，可以在抑制面积增加的同时以相对高的速度对存储器元件的数据进行初始化。
附图说明
[0016]图1是图示了根据实施例的存储器器件的整体配置的图。
[0017]图2是图示了图1的存储器器件的存储器元件部分的图。
[0018]图3是图示了图1的存储器器件的输入/输出单元的图。
[0019]图4是图示了图1的存储器器件的字驱动器单元的图。
[0020]图5是图示了图1的存储器器件的控制单元的图。
[0021]图6是在正常操作状态下开启复位信号时的时序图。
[0022]图7是在待机状态下开启复位信号时的时序图。
具体实施方式
[0023]下面将参考附图来描述这些实施例。然而，在以下描述中，相同的组件由相同的附图标记表示，并且其重复的描述可以被省略。应注意，为了说明的清楚，附图可以是相比于实际实施例进行示意性地再现，但这仅是示例，并不限制本专利技术的理解。
[0024](实施例)
[0025]图1图示了作为存储器器件的静态随机存取存储器(以下称为SRAM)1的整体配置。SRAM1是被内置在半导体器件(诸如数据处理器件)中用于保存数据的存储器器件。中央处理单元CPU、SRAM1、其他外围器件等被内置在数据处理器件在其上形成的半导体芯片中。
[0026]SRAM1包括存储器元件阵列单元(memory cell array unit)AR、字线解码器单元(也称为行解码器单元)RDE、输入/输出单元IO、控制单元(也称为控制电路)CONT、位线解码器单元(也称为列解码器)CDE等。
[0027](存储器阵列部分AR)
[0028]存储器阵列单元AR包括被布置成矩阵的多个存储器元件MC、多个字线以及多个第一位线BT和第二位线BB对。每个存储器元件连接到一对第一位线BT和第二位线BB、一个字线WL(在图1中，被描述为WL0)。每个存储器元件包括：两个由N沟道类型MOS场效应晶体管组成的两个传输晶体管N3和N4；由P沟道类型MOS场效应晶体管组成的两个负载晶体管P1和P2；以及由N沟道类型MOS场效应晶体管组成的两个驱动晶体管N1和N2。负载晶体管P1的源极
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漏极路径和驱动晶体管N1的源极
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漏极路径被串联连接在存储器阵列电源电位ARVDD与接地电位VSS之间。负载晶体管P2的源极
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漏极路径和驱动晶体管N2的源极
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漏极路径被串联连接在存储器元件电源电位ARVDD与接地电位VSS之间。
[0029]负载晶体管P1的栅极与驱动晶体管N1的栅极被连接以构成公共栅极，负载晶体管P2的漏极与驱动晶体管N2的漏极被连接以构成公共漏极，负载晶体管P1与驱动晶体管N1的公共栅极连接到负载晶体管P2与驱动晶体管N2的公共漏极。类似地，负载晶体管P2的栅极与驱动晶体管N2的栅极被连接以构成公共栅极，负载晶体管P1的漏极与驱动晶体管N1的漏极被连接以构成公共漏极，负载晶体管P2与驱动晶体管N2的公共栅极连接到负载晶体管P1与驱动晶体管N1的公共漏极。
[0030]传输晶体管N3的源极漏极路径被连接在第一位线BT与负载晶体管P1和驱动晶体管N1的公共漏极之间。传输晶体管N3的栅极连接到字线WL0。传输晶体管N4的源极漏极路径被连接在第二位线BB与负载晶体管P2和驱动晶体管N2的公共漏极之间。传输晶体管N4的栅极连接到字线WL。
[0031]当第一位线BT被设置到高电平“1”的写入数据、第二位线BB被设置到低电平“0”的写入数据以及字线WL被设置到诸如高电平的选择电平时，传输晶体管N3和N4被接通，并且高电平“1”的数据被存储在存储器元件MC中。另一方面，当第一位线BT被设置到低电平“0”的写入数据、第二位线BB被设置到高电平“1”的写入数据以及字线WL被设置到诸如高电平的选择电平时，传输晶体管N3和N4被接通，低电平“0”的数据被存储在存储器元件MC中。在本说明书中，其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个字线；多个第一位线和第二位线对；多个存储器元件，被连接到所述多个字线以及所述多个第一位线和第二位线对；第一晶体管，被设置在所述多个存储器元件与电源电位线之间；多个字线驱动器，被连接到所述多个字线；写入列开关，被连接到所述多个第一位线和第二位线对中的每个第一位线和第二位线对；读取列开关，被连接到所述多个第一位线和第二位线对中的每个第一位线和第二位线对；预充电电路，被连接到所述多个第一位线和第二位线对中的每个第一位线和第二位线对；写入电路，被连接到每个写入列开关；以及控制电路，接收复位信号，其中所述控制电路基于所述复位信号变为高电平来进行以下操作：设置所述第一晶体管处于关断状态，所述多个字线处于选择状态，所述预充电电路处于关断状态，所述写入列开关处于接通状态，并且所述读取列开关处于关断状...

【专利技术属性】
技术研发人员：长田俊哉，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：