集成电路制造技术

本公开的实施例涉及集成电路。该集成电路包括被耦合至位线和第一字线的存储器单元阵列以及被耦合至位线和PMOS晶体管的N型金属氧化物半导体(NMOS)下拉结构。P型金属氧化物半导体(PMOS)晶体管可以被耦合至第二字线，其中第二字线上承载的逻辑值基于第一字线上承载的逻辑值，并且PMOS晶体管被构造为基于第二字线上承载的低逻辑值，将NMOS下拉结构的多个漏极预充电至高逻辑值。NMOS下拉结构可以被构造为基于第二字线上承载的高逻辑值对位线放电。为基于第二字线上承载的高逻辑值对位线放电。为基于第二字线上承载的高逻辑值对位线放电。

【技术实现步骤摘要】
集成电路


[0001]本公开总体上涉及用于静态随机存取存储器(SRAM)位单元的低电压操作领域，并且尤其涉及用于SRAM位单元操作的读取定时器电路。

技术介绍

[0002]SRAM位单元可在低电压应用中操作，诸如汽车和物联网(IoT) 产品。这些应用可以需要宽工作电压范围，但可以被较低的电源电压 V
DD
支持。例如，5
‑
sigma SRAM位单元可以在诸如0.59伏(V)的低电压处操作，这可以对应于比在更高电压等级(例如，1.5V)处操作更慢(例如，慢二十倍)的读取电流。对于这样的5
‑
sigma SRAM 位单元，在字线上升到逻辑高之后可能需要足够的延迟以在低V
DD
处获取由感测放大器所感测的相应的电压差分。延迟可以被需要，因为跨位线的电压差分增加缓慢，这又可以是由于5
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sigma SRAM位单元的小的读取电流。此外，在较低的操作电压处，由感测放大器所感测的电压差分可以有更多变化。感测放大器触发信号可以必须在感测裕度大于对应于相应位线的感测放大器节点之间的最小差分值的时间点被断言。常规SRAM单元可能在该时间点之前来断言感测放大器触发信号，这可能导致无效的感测以及从位单元的不成功的读取。

技术实现思路

[0003]本公开的实施例提供至少部分解决现有技术中技术问题的集成电路。
[0004]根据本公开的实施例，提供了一种集成电路。所述集成电路包括：存储器单元阵列，被耦合至位线和第一字线；以及NMOS下拉结构，被耦合至所述位线和多个PMOS晶体管，其中：所述多个PMOS晶体管被耦合至第二字线，所述第二字线上承载的逻辑值基于所述第一字线上承载的逻辑值，并且所述多个PMOS晶体管被构造为基于所述第二字线上承载的低逻辑值，将所述NMOS下拉结构的多个漏极预充电至高逻辑值，以及所述NMOS下拉结构基于所述第二字线上承载的高逻辑值对所述位线放电。
[0005]在一些实施例中，所述NMOS下拉结构包括串联耦合的多个 NMOS晶体管。
[0006]在一些实施例中，所述多个PMOS晶体管的漏极被耦合至所述 NMOS下拉结构的所述多个漏极，所述多个PMOS晶体管的源极被耦合至电源电压，并且所述多个PMOS晶体管的栅极被耦合至所述第二字线。
[0007]在一些实施例中，所述集成电路还包括栅极电容，所述栅极电容被耦合至所述NMOS下拉结构，使得所述位线还被所述栅极电容放电。
[0008]在一些实施例中，所述栅极电容被调整以修改对所述位线放电的时间量。
[0009]在一些实施例中，所述集成电路还包括被耦合至所述NMOS下拉结构的解码器，其中所述解码器被构造为使能定时模式选择并且输出指示所选定时模式的所述第二字线上承载的所述逻辑值，所述位线的放电时间取决于所述所选定时模式。
[0010]在一些实施例中，所述NMOS下拉结构的多个源极基于所述第二字线上承载的所述高逻辑值被顺序放电。
[0011]在一些实施例中，所述集成电路还包括栅极电容，所述栅极电容被耦合至所述NMOS下拉结构中具有最后被放电的源极的NMOS晶体管。
[0012]在一些实施例中，所述存储器单元阵列具有静态随机存取存储器架构。
[0013]本公开的实施例可以实现低电压SRAM操作中的读取或写入操作所需的读取窗口。在一些实施例中，门的使用被最小化以实现定时器电路，该定时器电路实现足够的读取窗口，同时减少定时器电路占据的面积。例如，定时器电路使用堆叠NMOS下拉结构，其中堆叠中的节点被顺序使能，这提供了读取窗口所需的延迟。特别地，定时器电路可以在自定时路径中延迟参考位线(RBL)的放电之后引起感测放大器触发信号被断言。
附图说明
[0014]所公开的实施例具有其他优点和特征，这些优点和特征将从具体实施方式、所附权利要求和附图中变得更加明显。附图的简要介绍如下。
[0015]图1描绘了根据至少一个实施例的使用反相器链读取定时器电路的自定时SRAM操作的框图。
[0016]图2描绘了根据至少一个实施例的使用本顺序延迟使能器读取定时器电路的自定时SRAM操作的框图。
[0017]图3示出了根据至少一个实施例的反相器链读取定时器电路的示意图。
[0018]图4示出了根据至少一个实施例的本顺序延迟使能器读取定时器电路的示意图。
[0019]图5示出了根据至少一个实施例的涉及反相器链读取定时器电路的读取操作的时序图。
[0020]图6示出了根据至少一个实施例的涉及顺序延迟使能器读取定时器电路的读取操作的时序图。
[0021]图7描绘了根据至少一个实施例的顺序延迟使能器读取定时器电路的仿真结果。
[0022]图8描绘了根据本公开的一些实施例的在集成电路的设计和制造期间被使用的各种过程的流程图。
[0023]图9描绘了本公开的实施例可以在其中运行的示例计算机系统的图。
具体实施方式
[0024]本公开的各方面涉及用于SRAM的低电压操作的定时器电路。当 SRAM单元使用自定时电路或“定时器电路”在读取或写入操作后超时时，SRAM的低电压操作可能具有挑战性，这可能需要大的读取窗口。包含典型反相器链(例如，十个反相器)和堆叠下拉结构的定时器电路可能无法提供足够的读取窗口。本文所描述的是用于实现低电压SRAM操作中的读取或写入操作所需的读取窗口的系统和方法。在一些实施例中，门的使用被最小化以实现定时器电路，该定时器电路实现足够的读取窗口，同时减少定时器电路占据的面积。例如，定时器电路使用堆叠NMOS下拉结构，其中堆叠中的节点被顺序使能，这提供了读取窗口所需的延迟。特别地，定时器电路可以在自定时路径中延迟参考位线(RBL)的放电之后引起感测放大器触发信号被断言。该配置在本文中被称为顺序延迟使能器定时器。
[0025]实施例涉及用于SRAM的低电压操作的定时器电路。在一个实施例中，集成电路包括被耦合至位线和第一字线的存储器单元阵列以及被耦合至位线和PMOS晶体管的N型金属
氧化物半导体(NMOS)下拉结构。P型金属氧化物半导体(PMOS)晶体管可以被耦合至第二字线，其中第二字线上承载的逻辑值基于第一字线上承载的逻辑值，并且PMOS晶体管被构造为基于第二字线上承载的低逻辑值，将 NMOS下拉结构的多个漏极预充电至高逻辑值。NMOS下拉结构可以被构造为基于第二字线上承载的高逻辑值对位线放电。
[0026]NMOS下拉结构可以包括被耦合至字线的第一NMOS晶体管、第二NMOS晶体管、PMOS晶体管和第三NMOS晶体管。第二NMOS 晶体管可以被耦合至第一NMOS晶体管、第二字线和PMOS晶体管。第二字线上承载的逻辑值可以基于第一字线上承载的逻辑值。PMOS 晶体管还可以被耦合至第二字线。第三NMOS晶体管可以被耦合至第二NMOS晶体管和位线。NMOS下拉结构可以包括被串联耦合的 NMOS晶体管。PMOS晶体管的漏极可以被耦合至NMOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，其特征在于，包括：存储器单元阵列，被耦合至位线和第一字线；以及NMOS下拉结构，被耦合至所述位线和多个PMOS晶体管，其中：所述多个PMOS晶体管被耦合至第二字线，所述第二字线上承载的逻辑值基于所述第一字线上承载的逻辑值，并且所述多个PMOS晶体管被构造为基于所述第二字线上承载的低逻辑值，将所述NMOS下拉结构的多个漏极预充电至高逻辑值，以及所述NMOS下拉结构基于所述第二字线上承载的高逻辑值对所述位线放电。2.根据权利要求1所述的集成电路，其特征在于，所述NMOS下拉结构包括串联耦合的多个NMOS晶体管。3.根据权利要求2所述的集成电路，其特征在于，所述多个PMOS晶体管的漏极被耦合至所述NMOS下拉结构的所述多个漏极，所述多个PMOS晶体管的源极被耦合至电源电压，并且所述多个PMOS晶体管的栅极被耦合至所述第二字线。4.根据权利要求1所述的集成电路，其特征在...

【专利技术属性】
技术研发人员：孙文会，N，
申请(专利权)人：美商新思科技有限公司，
类型：新型
国别省市：