一种实现两比特输入单比特权重的存内计算宏单元制造技术

本发明专利技术涉及一种实现两比特输入单比特权重的存内计算宏单元。存内计算宏单元包括：权重存储电路、计算电路和储能电路；计算电路分别与权重存储电路和储能电路连接；权重存储电路中存储的权重用于控制计算电路的开闭；储能电路用于在计算电路开启时进行电能存储。本发明专利技术通过采用权重存储电路中存储的权重控制计算电路的开闭，在计算电路开启时储能电路进行电能存储，以能够在避免计算过程引起读干扰问题的同时，提高权重利用率。提高权重利用率。提高权重利用率。

【技术实现步骤摘要】
一种实现两比特输入单比特权重的存内计算宏单元


[0001]本专利技术涉及电子元器件
，特别是涉及一种实现两比特输入单比特权重的存内计算宏单元。

技术介绍

[0002]近年来，人工智能(AI)对高能效计算系统的需求日益增长，包括边缘智能及其应用，人工智能系统中的DNN需要大量的并行乘积(MAC)操作。在MAC操作过程中，处理单元(PE)和内存之间不可避免地要进行大量权重和中间输出的数据传输，这会导致不可避免的功耗和延迟，从而限制了某些AI应用，如电池供电的边缘设备。因此，出现了内存计算(CIM)体系结构，通过在模内存储器的位行(BL)上并发访问多个单元来执行节能的并行MAC操作。这大大减少了生成的中间数据量，并促进了高度并行计算。
[0003]传统存内计算单比特实现方案在进行网络规模较大、权重位数较多的模型推理计算时，会占用较大规模的存算单元面积，因此硬件成本较高。计算时权重值的利用率较低。其次在进行时采用6T
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SRAM存储单元会存在读干扰现象，计算电路会对权重值造成影响。

技术实现思路

[0004]为解决现有技术存在的上述问题，本专利技术提供了一种实现两比特输入单比特权重的存内计算宏单元。
[0005]为实现上述目的，本专利技术提供了如下方案：一种实现两比特输入单比特权重的存内计算宏单元，包括：权重存储电路、计算电路和储能电路；所述计算电路分别与所述权重存储电路和所述储能电路连接；所述权重存储电路中存储的权重用于控制所述计算电路的开闭；所述储能电路用于在所述计算电路开启时进行电能存储。
[0006]优选地，所述权重存储电路为6T
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SRAM存储单元。
[0007]优选地，所述计算电路包括：第一通断控制模块、第一电平输入端、第二电平输入端、电能输入端、第二通断控制模块和储能输出端；所述第一电平输入端与所述6T
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SRAM存储单元中的第一权重储值点连接；所述第一通断控制模块的第一输入端与所述第一电平输入端连接；所述第二电平输入端与所述6T
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SRAM存储单元中的第二权重储值点连接；所述第二通断控制模块的第一输入端与所述第二电平输入端连接；所述第一通断控制模块的输出端和所述第二通断控制模块的输出端均与所述储能输出端连接；所述第一通断控制模块的第二输入端和所述第二通断控制模块的第二输入端均与所述电能输入端连接。
[0008]优选地，所述第一通断控制模块包括：PMOS管、第一NMOS管和第三电平输入端；所述PMOS管的栅极与所述第一电平输入端连接；所述PMOS管的漏极与所述第一NMOS管的漏极连接；所述PMOS管的源极与所述电能输入端连接；所述第一NMOS管的栅极与所述第三电平输入端连接；所述第一NMOS管的源极与所述储能输出端连接。
[0009]优选地，所述第二通断控制模块包括：第二NMOS管、第三NMOS管和第四电平输入端；所述第二NMOS管的栅极与所述第二电平输入端连接；所述第二NMOS管的漏极与所述电能输入端连接；所述第二NMOS管的源极与第三NMOS管的漏极连接；所述第三NMOS管的栅极与所述第四电平输入端连接；所述第三NMOS管的源极与所述储能输出端连接。
[0010]优选地，所述储能电路包括：耦合电容。
[0011]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术提供的实现两比特输入单比特权重的存内计算宏单元，通过采用权重存储电路中存储的权重控制计算电路的开闭，在计算电路开启时储能电路进行电能存储，以能够在避免计算过程引起读干扰问题的同时，提高权重利用率。
附图说明
[0012]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本专利技术提供的实现两比特输入单比特权重的存内计算宏单元的结构示意图；图2为本专利技术实施例提供的第一通断控制模块、第二通断控制模块有效计算示意图；图3为本专利技术实施例提供的第一通断控制模块、第二通断控制模块无效计算示意图；图4为本专利技术实施例提供的第一通断控制模块有效计算示意图；图5为本专利技术实施例提供的第二通断控制模块有效计算示意图。
[0014]附图标记说明：1
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权重存储电路，2
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计算电路，21
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第一通断控制模块，22
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第二通断控制模块，3
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储能电路，TP1
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PMOS管，TN1
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第一NMOS管，IN_A
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第三电平输入端，Vin
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电能输入端，C
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耦合电容，TN2
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第二NMOS管，TN3
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第三NMOS管，IN_B
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第四电平输入端，QB
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第一权重储值点，Q
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第二权重储值点。
具体实施方式
[0015]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0016]本专利技术的目的是提供一种实现两比特输入单比特权重的存内计算宏单元，能够在避免计算过程引起读干扰问题的同时，提高权重利用率。
[0017]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0018]如图1所示，本专利技术提供的实现两比特输入单比特权重的存内计算宏单元，包括：权重存储电路1、计算电路2和储能电路3。计算电路2分别与权重存储电路1和储能电路3连接。权重存储电路1中存储的权重用于控制计算电路2的开闭。储能电路3用于在计算电路2开启时进行电能存储。储能电路3优选采用耦合电容。
[0019]在本专利技术，权重存储电路1采用经典的6T
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SRAM。如图1所示，6T
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SRAM中，管P1和管P2均为PMOS管，管N1、管N2、管N3和管N4为NMOS管，其中，差分的权重值分别存储于Q点和QB点。字线(Word Line，WL)配合位线(Bit Line，BL)以及位线非(BLB)完成第二权重储值点（权重）Q和第一权重储值点（权重反）QB点高低电平的写入。
[0020]图1左侧上端的三个晶体管N3、管P1和管N1中，管N3的源极与位线BL相连，管N3的栅极与字线WL相连，管N3的漏极与权重反QB相连。管P1的源极与电源VDD相连，管P1的栅极与下面的管N1的栅极相连，管P1的漏极与权重反QB相连。管N1的漏极与权重反QB相连，管N1的源极接地(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现两比特输入单比特权重的存内计算宏单元，其特征在于，包括：权重存储电路、计算电路和储能电路；所述计算电路分别与所述权重存储电路和所述储能电路连接；所述权重存储电路中存储的权重用于控制所述计算电路的开闭；所述储能电路用于在所述计算电路开启时进行电能存储。2.根据权利要求1所述的实现两比特输入单比特权重的存内计算宏单元，其特征在于，所述权重存储电路为6T
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SRAM存储单元。3.根据权利要求2所述的实现两比特输入单比特权重的存内计算宏单元，其特征在于，所述计算电路包括：第一通断控制模块、第一电平输入端、第二电平输入端、电能输入端、第二通断控制模块和储能输出端；所述第一电平输入端与所述6T
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SRAM存储单元中的第一权重储值点连接；所述第一通断控制模块的第一输入端与所述第一电平输入端连接；所述第二电平输入端与所述6T
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SRAM存储单元中的第二权重储值点连接；所述第二通断控制模块的第一输入端与所述第二电平输入端连接；所述第一通断控制模块的输出端和所述第二通断控制模块的输出端均与所述储能输出端连接...

【专利技术属性】
技术研发人员：乔树山，史万武，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：