一种分离输入的存内计算单元阵列及装置制造方法及图纸

本发明专利技术涉及一种分离输入的存内计算单元阵列及装置。该阵列中的存内计算单元中的第一6T SRAM和第二6T SRAM并联在位线BLB和位线BL之间，且第一6T SRAM和第二6T SRAM均与字线WL连接，管M7的栅极与第一6T SRAM的节点Q连接，管M7的源极接VSS，管M7的漏极与管M8的源极连接，管M8的栅极与输入端IN<1>连接，管M8的漏极与位线RBL连接；管M9的栅极与第二6T SRAM的节点Q连接，管M9的源极接VSS，管M9的漏极与管M10的源极连接，管M10的栅极与输入端IN<0>连接，管M10的漏极与位线RBL连接；本发明专利技术能够实现低复杂度的多比特存内计算。复杂度的多比特存内计算。复杂度的多比特存内计算。

【技术实现步骤摘要】
一种分离输入的存内计算单元阵列及装置


[0001]本专利技术涉及存内计算领域，特别是涉及一种分离输入的存内计算单元阵列及装置。

技术介绍

[0002]深度卷积神经网络(DCNNs)在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。存内计算(IMC)对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多，导致系统的复杂度高。

技术实现思路

[0003]本专利技术的目的是提供一种分离输入的存内计算单元阵列及装置，能够实现低复杂度的多比特存内计算。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种分离输入的存内计算单元阵列，包括：多个存内计算单元；每一所述存内计算单元均与对应的输入端IN<1>、输入端IN<0>、位线BL、位线BLB以及字线WL连接；所述输入端IN<1>用于输入2bit输入数据中的高位数值；所述输入端IN<0>用于输入2bit输入数据中的低位数值；
[0006]每一所述存内计算单元包括：两个结构相同的第一6TSRAM和第二6TSRAM、管M7、管M8、管M9和管M10；
[0007]所述第一6TSRAM和所述第二6TSRAM的并联在位线BLB和位线BL之间，且所述第一6TSRAM和所述第二6TSRAM均与字线WL连接，所述管M7的栅极与所述第一6TSRAM的节点Q连接，所述管M7的源极接VSS，所述管M7的漏极与所述管M8的源极连接，所述管M8的栅极与输入端IN<1>连接，所述管M8的漏极与位线RBL连接；所述管M9的栅极与所述第二6TSRAM的节点Q连接，所述管M9的源极接VSS，所述管M9的漏极与所述管M10的源极连接，所述管M10的栅极与输入端IN<0>连接，所述管M10的漏极与位线RBL连接；所述管M7的宽长和管M8的宽长的比值大于管M9的宽长和管M10的宽长的比值。
[0008]可选地，所述第一6TSRAM和所述第二6TSRAM均包括：管M1、管M2、管M3、管M4、管M5以及管M6；
[0009]所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与节点Q
、
连接，所述管M1的栅极、所述管M5的栅极、所述管M2的漏极、所述管M6的漏极以及所述管M4的源极均与节点Q连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BLB连接，所述M4的栅极与字线WL连接，所述管M4的漏极与位线BL连接，所述管M5的源极与所述管M6的源极均接VSS。
[0010]可选地，所述第一6TSRAM和所述第二6TSRAM均用于进行权重的存储。
[0011]可选地，所述存内计算单元的个数为32个，且每4个存内计算单元为一组，每一组的存内计算单元用于进行4个2bit的输入数据和1bit权重之间的乘累加运算。
[0012]一种分离输入的存内计算装置，包括：位线驱动模块、输入模块、字线驱动模块、ADC模块以及存内计算模块；所述存内计算模块包括：多个存内计算单元阵列；
[0013]所述位线驱动模块、所述输入模块、所述字线驱动模块以及所述ADC模块均与所述存内计算模块连接。
[0014]可选地，所述存内计算单元阵列的个数为64个。
[0015]可选地，所述ADC模块包括64个ADC；每一所述ADC与一所述存内计算单元阵列连接；所述ADC用于将对应的存内计算单元阵列的乘累加运算的结果转换为数字值。
[0016]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0017]本专利技术所提供的一种分离输入的存内计算单元阵列及装置，利用第一6TSRAM和第二6TSRAM进行权重的存储，利用管M7、管M8、管M9和管M10把2bit输入数据分离输入，有效降低了传统脉宽输入等模式实现多比特输入存在误差的情况，采用的输入模式相较传统的多比特输入的存内计算设计，不需要采用输入调制模块使多比特输入信号被转换为脉宽、电压等信号，降低了电路复杂度，降低了系统功耗，进而实现了低复杂度的多比特存内计算。
附图说明
[0018]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本专利技术所提供的一种分离输入的存内计算单元阵列结构示意图；
[0020]图2为本专利技术所提供的一种分离输入的存内计算装置结构示意图。
具体实施方式
[0021]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0022]本专利技术的目的是提供一种分离输入的存内计算单元阵列及装置，能够实现低复杂度的多比特存内计算。
[0023]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0024]图1为本专利技术所提供的一种分离输入的存内计算单元阵列结构示意图，如图1所示，本专利技术所提供的一种分离输入的存内计算单元阵列，包括：多个存内计算单元；每一所述存内计算单元均与对应的输入端IN<1>、输入端IN<0>、位线BL、位线BLB以及字线WL连接；所述输入端IN<1>用于输入2bit输入数据中的高位数值；所述输入端IN<0>用于输入2bit输入数据中的低位数值；
[0025]每一所述存内计算单元包括：两个结构相同的第一6TSRAM和第二6TSRAM、管M7、管
M8、管M9和管M10。
[0026]所述第一6TSRAM和所述第二6TSRAM并联在位线BLB和位线BL之间，且所述第一6TSRAM和所述第二6TSRAM均与字线WL连接，所述管M7的栅极与所述第一6TSRAM的节点Q连接，所述管M7的源极接VSS，所述管M7的漏极与所述管M8的源极连接，所述管M8的栅极与输入端IN<1>连接，所述管M8的漏极与位线RBL连接；所述管M9的栅极与所述第二6TSRAM的节点Q连接，所述管M9的源极接VSS，所述管M9的漏极与所述管M10的源极连接，所述管M10的栅极与输入端I本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分离输入的存内计算单元阵列，其特征在于，包括：多个存内计算单元；每一所述存内计算单元均与对应的输入端IN<1>、输入端IN<0>、位线BL、位线BLB以及字线WL连接；所述输入端IN<1>用于输入2bit输入数据中的高位数值；所述输入端IN<0>用于输入2bit输入数据中的低位数值；每一所述存内计算单元包括：两个结构相同的第一6T SRAM和第二6TSRAM、管M7、管M8、管M9和管M10；所述第一6T SRAM和所述第二6T SRAM并联在位线BLB和位线BL之间，且所述第一6T SRAM和所述第二6T SRAM均与字线WL连接，所述管M7的栅极与所述第一6T SRAM的节点Q连接，所述管M7的源极接VSS，所述管M7的漏极与所述管M8的源极连接，所述管M8的栅极与输入端IN<1>连接，所述管M8的漏极与位线RBL连接；所述管M9的栅极与所述第二6TSRAM的节点Q连接，所述管M9的源极接VSS，所述管M9的漏极与所述管M10的源极连接，所述管M10的栅极与输入端IN<0>连接，所述管M10的漏极与位线RBL连接；所述管M7的宽长和管M8的宽长的比值大于管M9的宽长和管M10的宽长的比值。2.根据权利要求1所述的一种分离输入的存内计算单元阵列，其特征在于，所述第一6T SRAM和所述第二6T SRAM均包括：管M1、管M2、管M3、管M4、管M5以及管M6；所述管M1的源极和所述管M2的源极均接VDD...

【专利技术属性】
技术研发人员：乔树山，陶皓，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：