静电放电侦测电路以及箝位电路制造技术

一种静电放电侦测电路以及箝位电路，静电放电(ESD)箝位电路具有连接在第一端与第二端之间的ESD侦测电路，ESD侦测电路具有第一输出节点及第二输出节点。ESD侦测电路用以回应于ESD事件在第一及第二输出节点输出相应的第一及第二控制信号。放电电路包括具有源极、漏极及栅极的p型晶体管。栅极连接至第一输出节点。n型晶体管具有源极、漏极及栅极。栅极连接至该第二输出节点。漏极连接至p型晶体管的漏极。放电电路用以建立自第一端穿过p型晶体管及n型晶体管至第二端的第一ESD放电路径，且进一步建立与第一ESD放电路径平行的第二ESD放电路径。第二ESD放电路径包括寄生硅控整流器。径。第二ESD放电路径包括寄生硅控整流器。径。第二ESD放电路径包括寄生硅控整流器。

【技术实现步骤摘要】
静电放电侦测电路以及箝位电路


[0001]本案是关于一种静电放电侦测电路。特别是关于一种包含电阻器、电容器及晶体管的静电放电侦测电路。

技术介绍

[0002]保护集成电路(integrated circuit，IC)装置免受静电放电(electrostatic discharge，ESD)是合乎需要的，因为ESD会对此类装置造成重大损坏。箝位电路可用于ESD保护网络，有时称为“ESD电力轨箝位电路”或“ESD箝位电路”。箝位电路通过在ESD事件期间经由低电阻路径绕过正或负ESD电流来减少或防止电路故障。通常，ESD箝位电路包括ESD侦测电路及放电装置。箝位电路在待机模式下展示高阻抗且在ESD事件期间展示低阻抗。

技术实现思路

[0003]本案的一实施例提供一种静电放电侦测电路，包含第一电阻器及第一电容器、第二电阻器及第二电容器、第三电阻器、第四电阻器以及p型晶体管及n型晶体管。第一电阻器与第一电容器串联连接在第一端与第二端之间，第一电阻器与第一电容器的第一接面形成第一节点。第二电阻器与第二电容器串联连接在第一端与第二端之间，第二电阻器与第二电容器的第二接面形成第二节点。第三电阻器连接至第一端。第四电阻器连接至第二端。p型晶体管及n型晶体管串联连接在第三电阻器与第四电阻器之间，其中p型晶体管的栅极连接至第一节点，且n型晶体管的栅极连接至第二节点。
[0004]在本案的一实施例中，其中该第一电阻器连接至该第一端，且该第一电容器连接至该第二端。
[0005]在本案的一实施例中，其中该p型晶体管包括连接至该第一端的一第一体端，且该n型晶体管包括连接至该第二端的一第二体端。
[0006]在本案的一实施例中，静电放电侦测电路进一步包括：多个p型晶体管，包括该p型晶体管，所述多个p型晶体管串联连接；及多个n型晶体管，包括该n型晶体管，所述多个n型晶体管串联连接；其中所述多个p型晶体管中每一者的一第一栅极连接至该第一节点，且所述多个n型晶体管中每一者的一第二栅极连接至该第二节点。
[0007]本案的另一实施例提供一种静电放电箝位电路，包含静电放电侦测电路以及放电电路。静电放电侦测电路连接在第一端与第二端之间且具有第一输出节点及第二输出节点。静电放电侦测电路用以回应于静电放电事件在第一输出节点及第二输出节点分别输出第一控制信号及第二控制信号。放电电路包含p型晶体管以及n型晶体管。p型晶体管具有第一源极、第一漏极及第一栅极，第一栅极连接至第一输出节点。n型晶体管具有第二源极、第二漏极及第二栅极，第二栅极连接至第二输出节点，第二漏极连接至p型晶体管的第一漏极。放电电路用以建立自第一端通过p型晶体管及n型晶体管至第二端的第一静电放电放电路径。放电电路用于建立第二静电放电放电路径，第二静电放电放电路径与第一静电放电放电路径平行，第二ESD放电路径包括寄生硅控整流器。
[0008]在本案的另一实施例中，其中该p型晶体管的该第一源极连接至该第一端，且该n型晶体管的该第二源极连接至该第二端。
[0009]在本案的另一实施例中，其中静电放电侦测电路包含：一第一电阻器及一第一电容器，该第一电阻器与该第一电容器串联连接在该第一端与该第二端之间，该第一电阻器与该第一电容器的一第一接面形成一第一控制节点；一第二电阻器及一第二电容器，该第二电阻器与该第二电容器串联连接在该第一端与该第二端之间，该第二电阻器与该第二电容器的一第二接面形成一第二控制节点；一第三电阻器，连接至该第一端；一第四电阻器，连接至该第二端；及一p型晶体管及一n型晶体管，该p型晶体管及该n型晶体管串联连接在该第三电阻器与该第四电阻器之间；其中该p型晶体管的该第一栅极连接至该第一控制节点，且该n型晶体管的该第二栅极连接至该第二输出节点；其中该第三电阻器与该p型晶体管的一第三接面形成该第一输出节点；且其中该第四电阻器与该n型晶体管的一第四接面形成该第二输出节点。
[0010]本案的另一实施例提供一种静电放电箝位电路，包含静电放电侦测电路以及放电电路。静电放电侦测电路包含第一控制晶体管以及第二控制晶体管。第一控制晶体管及第二控制晶体管串联连接在第一端与第二端之间。放电电路包含p型放电晶体管以及n型放电晶体管。该p型放电晶体管及n型放电晶体管串联连接在第一端与第二端之间。寄生P
‑
N
‑
P
‑
N硅控整流器包括p型放电晶体管的源极及n型放电晶体管的源极。在待机模式下，第一控制晶体管及第二控制晶体管关断且进入低泄漏状态，p型放电晶体管及n型放电晶体管关断且进入低泄漏状态。在静电放电侦测模式下，第一控制晶体管及第二控制晶体管回应于静电放电脉冲而导通，p型放电晶体管及n型放电晶体管回应于第一控制晶体管及第二控制晶体管输出的相应的多个控制信号而导通。
[0011]在本案的另一实施例中，其中该第一控制晶体管为一p型晶体管且该第二控制晶体管为一n型晶体管；在该待机模式下，该第一控制晶体管的一第一栅极充电至一第一电压位准及该第二控制晶体管的一第二栅极充电至一第一电压位准。
[0012]在本案的另一实施例中，其中：该第一端用以接收一第一电压；该第二端用以接收一第二电压；该第一控制晶体管的该第一栅极连接至一第一电阻/电容电路，该第一电阻/电容电路包括串联连接在该第一端与该第二端之间的一第一电阻器及一第一电容器；且该第二控制晶体管的该第二栅极连接至一第二电阻/电容电路，该第二电阻/电容电路包括串联连接在该第一端与该第二端之间的一第二电阻器及一第二电容器。
附图说明
[0013]结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
[0014]图1为说明根据一些实施例的包括ESD箝位电路的例示性IC的方块图；
[0015]图2为说明根据一些实施例的包括ESD箝位电路的另一例示性IC的方块图；
[0016]图3为说明根据一些实施例的ESD箝位电路的方块图；
[0017]图4为说明根据一些实施例的处于待机模式的例示性ESD箝位电路的示意图；
[0018]图5为说明根据一些实施例的处于ESD模式的图4的例示性ESD箝位电路的示意图；
[0019]图6为说明根据一些实施例的图2的ESD箝位电路中的两个ESD路径的示意性截面图；
[0020]图7为概念性地说明根据一些实施例的寄生硅控整流器(silicon
‑
controlled rectifier，SCR)的实例的示意图；
[0021]图8为根据一些实施例的图4的区域112的替代布置的示意图；
[0022]图9为根据一些实施例的ESD箝位电路的例示性布局；
[0023]图10为说明根据一些实施例的ESD保护方法的实例的流程图。
[0024]【符号说明】
[0025]10、11:集成电路装置
[0026]12:内部电路...

【技术保护点】

【技术特征摘要】
1.一种静电放电侦测电路，其特征在于，包含：一第一电阻器及一第一电容器，该第一电阻器与该第一电容器串联连接在一第一端与一第二端之间，该第一电阻器与该第一电容器的一第一接面形成一第一节点；一第二电阻器及一第二电容器，该第二电阻器与该第二电容器串联连接在该第一端与该第二端之间，该第二电阻器与该第二电容器的一第二接面形成一第二节点；一第三电阻器，连接至该第一端；一第四电阻器，连接至该第二端；及一p型晶体管及一n型晶体管，该p型晶体管及该n型晶体管串联连接在该第三电阻器与该第四电阻器之间，其中该p型晶体管的一栅极连接至该第一节点，且该n型晶体管的一栅极连接至该第二节点。2.根据权利要求1所述的静电放电侦测电路，其特征在于，其中该第一电阻器连接至该第一端，且该第一电容器连接至该第二端。3.根据权利要求1所述的静电放电侦测电路，其特征在于，其中该p型晶体管包括连接至该第一端的一第一体端，且该n型晶体管包括连接至该第二端的一第二体端。4.根据权利要求1所述的静电放电侦测电路，其特征在于，进一步包括：多个p型晶体管，包括该p型晶体管，所述多个p型晶体管串联连接；及多个n型晶体管，包括该n型晶体管，所述多个n型晶体管串联连接；其中所述多个p型晶体管中每一者的一第一栅极连接至该第一节点，且所述多个n型晶体管中每一者的一第二栅极连接至该第二节点。5.一种静电放电箝位电路，其特征在于，包含：一静电放电侦测电路，连接在一第一端与一第二端之间且具有一第一输出节点及一第二输出节点，该静电放电侦测电路用以回应于一静电放电事件在该第一输出节点及该第二输出节点分别输出一第一控制信号及一第二控制信号；及一放电电路，包含：一p型晶体管，具有一第一源极、一第一漏极及一第一栅极，该第一栅极连接至该第一输出节点；及一n型晶体管，具有一第二源极、一第二漏极及一第二栅极，该第二栅极连接至该第二输出节点，该第二漏极连接至该p型晶体管的该第一漏极；其中该放电电路用以建立自该第一端通过该p型晶体管及该n型晶体管至该第二端的一第一静电放电放电路径；且其中该放电电路用于建立一第二静电放电放电路径，该第二静电放电放电路径与该第一静电放电放电路径平行，该第二ESD放电路径包括一寄生硅控整流器。6.根据权利要求5所述的静电放电箝位电路，其特征在于，其中该p型晶体管的该第一源极连接至该第一端，且该n型晶体管的该第二源极连接至该第二端。7.根据权利要求5所述的静电放电箝位电路，其特征在于，其中静电放电侦测电路包含：一第一电阻器及一第一电容器，该第一电阻...

【专利技术属性】
技术研发人员：洪道一，林文傑，李介文，陈国基，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：