静电放电ESD保护电路制造技术

本申请提供了一种ESD保护电路与多电源集成电路，涉及集成电路技术领域。该ESD保护电路包括第一端口和第二端口，第一端口与一接触垫耦合，第二端口与一电源耦合；多个并联的ESD器件，每个ESD器件均含有第一子端口和第二子端口；所有第一子端口均与第一端口耦合；所有第二子端口均与第二端口耦合；每个ESD器件均含有一电阻和一OTS元件，电阻与OTS元件串联；ESD保护电路为接触垫提供ESD保护。本申请提供的ESD保护电路与多电源集成电路具有减小了ESD保护电路的面积以及降低了成本的优点。保护电路的面积以及降低了成本的优点。保护电路的面积以及降低了成本的优点。

【技术实现步骤摘要】
静电放电ESD保护电路


[0001]本专利技术涉及集成电路
，更确切地说，涉及ESD保护电路与多电源集成电路。

技术介绍

[0002]静电放电(electrostatic discharge，简称为ESD)对集成电路的可靠性带来极大的挑战。图1披露了一种对被保护电路20进行ESD保护的集成电路00。接触垫10与被保护电路20耦合。由于接触垫10会带来静电放电，因此需要在接触垫10与电源(如地线GND)0之间接上ESD保护电路100。ESD保护电路100通过第一端口140与接触垫10耦合，通过第二端口150与电源0耦合。
[0003]在集成电路中，传统ESD保护电路100包括二极管(如Zener二极管)和SCR(silicon controlled rectifier，即可控硅整流器，或晶闸管)等，它们与被保护电路20在工艺上兼容，不需要引入多余的工艺步骤。但是，二极管和SCR的导电能力有限，其最大导通电流密度为104‑
105A/cm2。在ESD事件时，单个接触垫10的ESD保护电路100需泻出至少1A的ESD电流(I
ESD
)。为了泻出如此大的I
ESD
，传统ESD保护电路100所需硅面积为1,000
‑
10,000平方微米。这带来两个问题：1)较大的ESD面积导致额外的芯片面积(如大规模SoC、CPU或FPGA芯片含有几百个接触垫，其所有ESD保护电路占用了多达～20％的芯片面积)；2)较大的ESD面积带来较大的寄生电容，这对高速集成电路并不友好。
[0004]Ovonic阈值开关(Ovonic Threshold Switch，简称为OTS)元件可用作ESD保护电路。图2是一种基于OTS元件的ESD保护电路100。它含有上电极110、下电极120、以及介于上电极110和下电极120之间的OTS薄膜130。OTS薄膜130含有OTS材料，厚度为T，尺寸为D*。上电极110与第一端口140(在图1中与接触垫10耦合)耦合，下电极120与第二端口150(在图1中与电源0耦合)耦合。
[0005]图3表示OTS元件的电气(I
‑
V)特性，它具有OFF(高阻)态和ON(低阻)态：在正向扫描(1
‑
>2)时，当所加电压V大于阈值电压V
th
时，OTS元件从OFF态转换为ON态，导通电流(I
ON
)流过；在反向扫描(3
‑
>4)时，当所加电压V小于保持电压V
hold
(或电流I小于保持电流I
hold
)时，OTS元件从ON态转换为OFF态。OTS元件的导通电流密度(J
ON
)定义为：J
ON
＝I
ON
/A
OTS
，其中，A
OTS
为OTS元件的面积；其选择性(selectivity)定义为：S＝I
ON
/I
OFF
，其中，I
OFF
为V＝V
th
/2时的漏电流。图4(表1)比较多种OTS材料的性能参数。OTS材料一般含有chalcogen(硫族)元素，如Te、Se、S(这时OTS材料为硫化物)和O(这时OTS材料为氧化物)等，J
ON
可达到或超过1MA/cm2，选择性可达到或超过105。因此，采用OTS元件的ESD保护电路可以将ESD面积减少10
‑
100倍。而且，由于OTS元件不占用硅面积，这将进一步减少芯片面积。
[0006]美国专利US 7,764,477 B2(专利技术人：Tang等，授权日：2010年7月27日，简称为447专利)披露了一种基于OTS元件的ESD保护电路。它含有少数几个(如4个，见447专利中图1)OTS元件，这些OTS元件并非通过并联的方式连接，每个OTS元件几乎需要泻出全部I
ESD
。447专利没有意识到，OTS元件的ON态具有非线性面积效应，即I
ON
并不与器件面积成正比(参见
本说明书中图5及其说明)。大面积的OTS元件很难泻出I
ESD
，在ESD事件时会导致OTS元件失效。
[0007]对于高电源电压(电源电压V
S
大于V
th
，即V
S
>V
th
)的ESD保护，可将数个OTS元件串联。例如说，当V
S
＝1.8V时，可将3个V
th
＝0.6V的OTS元件串联。美国专利US10,388,561B2(专利技术人：Hong，授权日：2019年8月20日，简称为561专利)披露了一种基于串联OTS元件的ESD保护电路，它采用纵向串联：三个串联的OTS元件121,122,123在垂直于芯片的方向上堆叠，并分别位于不同表面上(561专利中图4)。由于这三个OTS元件121,122,123需要在三个独立的工艺步骤中制成，这导致工艺成本增加。
[0008]447专利和561专利均未考虑到：实际的集成电路通常会采用多种电源(如3.3V、1.8V、1.2V)，这些集成电路被称为多电源集成电路。在多电源集成电路中，现有技术针对不同电源电压采用不同的ESD保护电路，这样会增加制造成本。

技术实现思路

[0009]本专利技术的主要目的是减少ESD保护电路的面积。
[0010]本专利技术的另一目的是降低由于ESD保护带来的芯片面积增加。
[0011]本专利技术的另一目的是降低ESD保护带来的额外寄生电容。
[0012]本专利技术的另一目的是避免ESD保护电路被热击穿。
[0013]本专利技术的另一目的是减少OTS元件ON态非线性面积效应。
[0014]本专利技术的另一目的是降低高电源电压ESD保护电路的制造成本。
[0015]本专利技术的另一目的是对多电源集成电路提供ESD保护。
[0016]本专利技术的另一目的是降低多电源集成电路的ESD保护成本。
[0017]OTS元件在ON态时呈现非线性面积效应。如图5所示，两个不同面积A1(30nm
×
30nm)和A2(100nm
×
100nm)的OTS元件，它们在OFF态时，I
OFF
与A
OTS
成正比；但在ON态时，I
on
与A
OTS
却并不成正比。这是因为在OFF态时，OTS元件是面导通(areal conduction)；而在ON态时，OTS元件是点导通(local conduction，或point conduction)，而非面导通。从OFF态转换到ON态时，并非整个OTS元件表面(指OTS薄膜与上电极或者下电极的整个接触面)上的所有OTS材料都转化到低阻状态，而仅是一个(或少数几个)点附近的OTS材料转化到低阻状本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种ESD保护电路(100)，其特征在于，包括：第一端口(140)和第二端口(150)，所述第一端口(140)与一接触垫(10)耦合，所述第二端口(150)与一电源(0)耦合；多个并联的ESD器件，每个所述ESD器件(100i)均含有第一子端口(140i)和第二子端口(150i)；所有所述第一子端口(140i)均与所述第一端口(140)耦合；所有所述第二子端口(150i)均与所述第二端口(150)耦合；每个所述ESD器件(100i)均含有一电阻(200i)和一OTS元件(300i)，所述电阻(200i)与所述OTS元件(300i)串联；所述ESD保护电路(100)为所述接触垫(10)提供ESD保护。2.根据权利要求1所述的ESD保护电路(100)，其特征在于，所述多个ESD器件中所有所述OTS元件(300i)的阈值电压具有一均方差；在ESD事件时，每个所述ESD器件(100i)上的电压降相同，且每个所述ESD器件(100i)中所述电阻(200i)与所述OTS元件(300i)流过相同电流，且所述电阻(200i)上产生一个大于所述均方差的电压降。3.根据权利要求1所述的ESD保护电路(100)，其特征在于，所述电阻(200i)形成在一电阻通道孔(210)中；或者，所述电阻(200i)的阻值大于10Ohm；或者，所述OTS元件(300i)的尺寸小于10微米。4.一种ESD保护电路(100)，其特征在于，包括：第一端口(140)和第二端口(150)，所述第一端口(140)与一接触垫(10)耦合，所述第二端口(150)与一电源(0)耦合；串联的第一ESD器件(100A)和第二ESD器件(100B)，所述第一ESD器件(100A)含有第一子端口(140A)和第二子端口(150A)，所述第二ESD器件(100B)含有第三子端口(140B)和第四子端口(150B)；所述第一端口(140)与所述第一子端口(140A)耦合，所述第二子端口(150A)与所述第三子端口(140B)耦合，所述第四子端口(150B)与所述第二端口(150)耦合；所述第一ESD器件(100A)含有第一OTS元件(300A)，所述第二ESD器...

【专利技术属性】
技术研发人员：张国飙，宋志棠，于洪宇，宋三年，
申请(专利权)人：南方科技大学，
类型：发明
国别省市：