一种ESD防护结构及器件制造技术

本发明专利技术提供一种ESD防护结构及器件至少包括：衬底；N阱，设置于衬底的上方；第一浅槽隔离区、第二浅槽隔离区及第三浅槽隔离区，依次横向排布于N阱的上方；第一PESD区，设置于N阱的上方；第二PESD区，设置于N阱的上方；第一N型重掺杂区与第一P型重掺杂区之间设置有间隔区域，且横向设置于第一PESD区的上方；第二N型重掺杂区与第二P型重掺杂区之间设置有间隔区域；第一N型重掺杂区与第二N型重掺杂区电连接；第一N型重掺杂区与第二P型重掺杂区电连接。电流路径更短，导通电阻更小，能够优化瞬态过充电压。实现SCR结构泄放路径的最小尺寸，不存在二极管的寄生电阻，提高SCR结构的ESD泄放能力。能力。能力。

【技术实现步骤摘要】
一种ESD防护结构及器件


[0001]本专利技术涉及半导体集成元件设计与应用领域，特别是涉及一种ESD防护结构及器件。

技术介绍

[0002]随着半导体工艺技术的不断改进，器件的特征尺寸不断按比例缩小，而器件的工作电压并不是按比例缩小，所以沟道的电场强度不断加强，热载流子注入效应(即HCI效应，hot carrier injection)越来越严重，电子的运动速率随着沟道的电场强度的增加而不断增强，电子运动速率的增加导致电子能量的增加，当电子的能量足够高的时候，电子就会离开衬底，隧穿进入栅氧化层，从而改变阈值电压。这给器件尤其是芯片的静电防护(Electrostatic discharge，ESD)带来极大的挑战。
[0003]在器件的ESD设计中，一方面小尺寸器件的栅介质和隔离更薄，使ESD器件设计的窗口变窄，导致器件承受静电的能力变弱；另一方面，随着半导体器件的集成化越来越广泛，更多的模块集成在同一个基板上，从而导致器件承受ESD的风险越来越多。在低压工艺中，HBM防护(Human Body Model，指人体与各种物体间发生接触和磨擦，又与元器件接触，由人体产生的静电对元器件造成静电损伤)、CDM防护(Charged
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Device Model，指在元器件装配、传递、试验、测试、运输和储存的过程中由于壳体跟其他材料磨擦，壳体会带静电，一旦元器件的引脚接地，壳体通过芯体和引脚对地放电)和MM防护(Machine Model，指机器因为磨擦或感应也会带电，带电机器通过电子元器件放电从而造成损伤)是比较困难的，要求ESD防护器件具有快速导通速度、低瞬态过充电压、合适的准静态触发特性以及优良的电压钳制能力等。
[0004]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种ESD防护结构及器件，用于解决现有技术中ESD防护器件中导通速度、瞬态过充电压、准静态触发特性及电压钳制能力不够理想的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种ESD防护结构，所述ESD防护结构至少包括：衬底；N阱，设置于所述衬底的上方；第一浅槽隔离区、第二浅槽隔离区及第三浅槽隔离区，依次横向排布于所述N阱的上方；第一PESD区，设置于所述N阱的上方，且位于所述第一浅槽隔离区与所述第二浅槽
隔离区之间；第二PESD区，设置于所述N阱的上方，且位于所述第二浅槽隔离区与所述第三浅槽隔离区之间；第一N型重掺杂区与第一P型重掺杂区之间设置有间隔区域，所述第一N型重掺杂区与所述第一P型重掺杂区横向设置于所述第一PESD区的上方；第二N型重掺杂区与第二P型重掺杂区之间设置有间隔区域，所述第二N型重掺杂区与所述第二P型重掺杂区横向设置于所述第二PESD区的上方；其中，所述第一P型重掺杂区接正极；所述第二N型重掺杂区接负极，且与所述第一N型重掺杂区电连接；所述第二P型重掺杂区与所述第一N型重掺杂区电连接。
[0007]可选地，所述衬底为氮化镓衬底或碳化硅衬底或蓝宝石衬底或金刚石衬底。
[0008]可选地，所述第一浅槽隔离区、所述第二浅槽隔离区及所述第三浅槽隔离区等间距排布。
[0009]可选地，所述第一PESD区与所述第二PESD区的深度相等、顶部齐平。
[0010]可选地，所述第一PESD区与所述第二PESD区均由相同浓度的P型离子通过注入的方式进行设置。
[0011]可选地，所述P型离子为硼或铟或镓。
[0012]可选地，所述P型离子的浓度介于1e15到1e16之间。
[0013]可选地，所述第一N型重掺杂区、所述第一P型重掺杂区、所述第二N型重掺杂区及所述第二P型重掺杂区的结深相等且上表面齐平。
[0014]可选地，所述第一N型重掺杂区与所述第一浅槽隔离区相邻；所述第一P型重掺杂区及所述第二N型重掺杂区位于所述第二浅槽隔离区的两侧；所述第二P型重掺杂区与所述第三浅槽隔离区相邻。
[0015]可选地，所述第一N型重掺杂区与所述第一P型重掺杂区的间隔区域设置为本征硅；所述第二N型重掺杂区与所述第二P型重掺杂区的间隔区域设置为本征硅。
[0016]可选地，在所述第一N型重掺杂区与所述第二N型重掺杂区的上表面设置电极，通过电极使所述第一N型重掺杂区与所述第二N型重掺杂区电连接。
[0017]可选地，所述电极的材料为铝或金属硅化物。
[0018]为实现上述目的及其他相关目的，本专利技术还提供一种ESD防护器件，所述ESD防护器件包括：至少一个所述的ESD防护结构，所述ESD防护结构连接于芯片引脚与参考地之间，当所述ESD防护结构的数量大于1时，各所述ESD防护结构并联。
[0019]如上所述，本专利技术的一种ESD防护结构及器件，具有以下有益效果：1) 本专利技术的ESD防护结构及器件，辅助触发通路由第一N型重掺杂区与第一PESD区组成的串联通路以及第二N型重掺杂区与第二PESD区组成的串联通路构成，与传统的STI(shallow trench isolation)二极管相比，电流路径更短，导通电阻更小，瞬态过充电压得到最大优化。
[0020]2) 本专利技术的ESD防护结构及器件，泄放路径仅由第一P型重掺杂区、第二P型重掺杂区、第一PESD区、N阱以及第二PESD区组成的PNP晶体管通路与第一N型重掺杂区、第二N型重掺杂区、第一PESD区、第二PESD区以及N阱组成的NPN晶体管通路构成，从而实现SCR结构(Silicon Controlled Rectifier，即可控硅)泄放路径的最小尺寸，且不存在二极管的寄生电阻，进而最大限度地提高SCR结构的ESD泄放能力。
附图说明
[0021]图1显示为本专利技术的ESD防护结构的剖面示意图。
[0022]图2显示为本专利技术的ESD防护器件的电路结构示意图。
[0023]附图标记说明1
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ESD防护结构；11
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衬底；12
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N阱；121
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第一浅槽隔离区；122
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第二浅槽隔离区；123
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第三浅槽隔离区；124
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第一PESD区；125
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第二PESD区；126
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第一N型重掺杂区；127
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第一P型重掺杂区；128
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第二N型重掺杂区；129
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第二P型重掺杂区；13
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电极；14
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间隔区域。
具体实施方式
[0024]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种ESD防护结构，其特征在于，所述ESD防护结构至少包括：衬底；N阱，设置于所述衬底的上方；第一浅槽隔离区、第二浅槽隔离区及第三浅槽隔离区，依次横向排布于所述N阱的上方；第一PESD区，设置于所述N阱的上方，且位于所述第一浅槽隔离区与所述第二浅槽隔离区之间；第二PESD区，设置于所述N阱的上方，且位于所述第二浅槽隔离区与所述第三浅槽隔离区之间；第一N型重掺杂区与第一P型重掺杂区之间设置有间隔区域，所述第一N型重掺杂区与所述第一P型重掺杂区横向设置于所述第一PESD区的上方；第二N型重掺杂区与第二P型重掺杂区之间设置有间隔区域，所述第二N型重掺杂区与所述第二P型重掺杂区横向设置于所述第二PESD区的上方；其中，所述第一P型重掺杂区接正极；所述第二N型重掺杂区接负极，且与所述第一N型重掺杂区电连接；所述第二P型重掺杂区与所述第一N型重掺杂区电连接。2.根据权利要求1所述的ESD防护结构，其特征在于：所述衬底为氮化镓衬底或碳化硅衬底或蓝宝石衬底或金刚石衬底。3.根据权利要求1所述的ESD防护结构，其特征在于：所述第一浅槽隔离区、所述第二浅槽隔离区及所述第三浅槽隔离区等间距排布。4.根据权利要求1所述的ESD防护结构，其特征在于：所述第一PESD区与所述第二PESD区的深度相等、顶部齐平。5.根据权利要求4所述的ESD防护结构，其特征在于：所述第一PESD区与所述第二PESD区均由相同浓度的P型离子通过注入的方式进行设置。6.根据权利要求5所述...

【专利技术属性】
技术研发人员：刘尧，刘盛富，杨超，尹杰，段花花，刘森，
申请(专利权)人：微龛广州半导体有限公司，
类型：发明
国别省市：