用于测试错误校正电路的半导体器件和半导体系统技术方案

本申请公开了用于测试错误校正电路的半导体器件和半导体系统。该半导体器件包括：控制电路，其被配置为：基于用于执行错误校正测试模式的写入控制信号、写入检查命令和读取检查命令来产生输入使能信号、输出使能信号、锁存控制信号和错误校正控制信号；锁存电路，在锁存控制信号被使能的时段期间，其被配置为：通过锁存输入数据、输入奇偶校验和输入掩蔽信号来产生锁存数据、锁存奇偶校验和锁存掩蔽信号，以及被配置为：将经校正的数据重新储存为锁存数据；以及错误校正电路，其被配置为：在错误校正控制信号被使能的时段期间，通过基于锁存数据、锁存奇偶校验和锁存掩蔽信号来校正锁存数据中包括的错误而产生经校正的数据。存数据中包括的错误而产生经校正的数据。存数据中包括的错误而产生经校正的数据。

【技术实现步骤摘要】
用于测试错误校正电路的半导体器件和半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年3月31日提交的申请号为10
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2021
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0042383的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本公开的实施例涉及一种半导体系统，其在错误校正测试模式下测试半导体器件中包括的错误校正电路。

技术介绍

[0004]近来，为了提高半导体器件的运行速度，使用了在每个时钟周期中输入/输出具有多个比特位的数据的各种方案。在其中数据的输入/输出速度提高的情况下，在数据传输过程期间出现错误的概率也会增加。因此，额外需要一种用于确保数据传输的可靠性的单独装置和方法。
[0005]例如，存在一种产生错误码的方法，其能够在每次传输数据时检查错误的出现并将错误码与数据一起传输，从而保证数据传输的可靠性。错误码包括能够检测出现的错误的错误检测码(EDC)和能够在出现错误时自校正错误的错误校正码(ECC)。

技术实现思路

[0006]在一个实施例中，一种半导体器件可以包括：控制电路，其被配置为基于用于执行错误校正测试模式的写入控制信号、写入检查命令、读取控制信号和读取检查命令来产生输入使能信号、输出使能信号、锁存控制信号和错误校正控制信号；锁存电路，在锁存的控制信号被使能的时段期间，其被配置为通过锁存输入数据、输入奇偶校验和输入掩蔽信号来产生锁存数据、锁存奇偶校验和锁存掩蔽信号，并且被配置为将经校正的数据重新储存为锁存数据；以及错误校正电路，其被配置为：在错误校正控制信号被使能的时段期间通过基于锁存数据、锁存奇偶校验和锁存掩蔽信号来校正锁存数据中包括的错误以产生经校正的数据。
[0007]在一个实施例中，一种半导体系统可以包括：控制器，其被配置为：通过向半导体器件输出用于进入错误校正测试模式的命令，输出第一外部数据、第一外部奇偶校验和第一掩蔽信息信号，以及接收从半导体器件输出的第二外部数据和第二掩蔽信息信号来测试半导体器件中包括的错误校正电路；以及包括错误校正电路的半导体器件，该半导体器件被配置为：基于第一外部数据、第一外部奇偶校验和第一掩蔽信息信号来校正第一外部数据中包括的错误，输出经错误校正的第一外部数据作为第二外部数据，以及输出关于第一外部数据的错误信息作为第二掩蔽信息信号。
附图说明
[0008]图1是示出根据本公开的实施例的半导体系统的配置的框图。
[0009]图2是示出图1所示的半导体系统中包括的半导体器件的配置的框图。
[0010]图3是示出图2所示的半导体器件中包括的控制电路的配置的框图。
[0011]图4是示出图3所示的控制电路中包括的缓冲器控制电路的配置的框图。
[0012]图5是示出图4所示的缓冲器控制电路中包括的输入控制电路的配置的电路图。
[0013]图6是示出图4所示的缓冲器控制电路中包括的输出控制电路的配置的电路图。
[0014]图7是示出图3所示的控制电路中包括的测试控制电路的配置的电路图。
[0015]图8至图11是帮助说明在根据本公开的实施例的半导体系统中执行错误校正测试模式的操作的示图。
[0016]图12是示出应用了图1至图11所示的半导体系统的电子系统的实施例的配置的示图。
具体实施方式
[0017]术语“预设”是指当在过程或算法中使用参数时该参数的数值是预先确定的。根据实施例，参数的数值可以在过程或算法开始时或在过程或算法被执行期间设置。
[0018]诸如“第一”和“第二”等用于区分各种组件的术语不受组件的限制。例如，第一组件可以被称为第二组件，并且反之亦然。
[0019]当一个组件被称为“耦接”或“连接”到另一组件时，应当理解，这些组件可以直接耦接或连接到彼此，或者通过介于其间的另一组件耦接或连接到彼此。另一方面，当一个组件被称为“直接耦接”或“直接连接”到另一组件时，应当理解，这些组件直接耦接或连接到彼此，而没有另一组件介于其间。
[0020]“逻辑高电平”和“逻辑低电平”被用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且根据实施例可以将具有逻辑低电平的信号设置为具有逻辑高电平。
[0021]在下文中，将通过实施例更详细地描述本公开的教导。实施例仅被用于举例说明本公开的教导，并且本公开的范围不受这些实施例的限制。
[0022]各种实施例针对一种半导体系统，该半导体系统通过经由半导体器件中包括的错误校正电路校正包括错误的外部数据的错误并由控制器检测外部数据的错误是否得到校正来在错误校正测试模式中测试错误校正电路。
[0023]根据本公开的实施例，能够通过经由半导体器件中包括的错误校正电路校正包括错误的外部数据的错误并由控制器检测外部数据的错误是否得到校正来在错误校正测试模式中测试错误校正电路。
[0024]此外，根据本公开的实施例，通过在错误校正测试模式中测试半导体器件中包括的错误校正电路，能够确保其错误通过错误校正电路得到校正的数据在正常模式中的可靠性。
[0025]如在图1中所示的，根据本公开的实施例的半导体系统100可以包括控制器110和半导体器件120。半导体器件120可以包括控制电路220、锁存电路240和错误校正电路250。
[0026]控制器110可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51、第四控制引脚71和第五控制引脚91。半导体器件120可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61、第四半导体引脚81和第五半导体引脚101。第一传输线L11可以耦接在第一控制引脚11与第一半导体引脚21之间。第二传输线L31可以耦接在第二控制引脚31与第二半导体引脚41之间。第三传输线L51可以耦接在第三控制引脚51与第三半导体引脚61之间。第四传输线L71可以耦接在第四控制引脚71与第四半导体引脚81之间。第五传输线L91可以耦接在第五控制引脚91与第五半导体引脚101之间。控制器110可以通过第一传输线L11将时钟CLK传输到半导体器件120，以便控制半导体器件120。控制器110可以通过第二传输线L31将命令CMD传输到半导体器件120，以便控制半导体器件120。控制器110和半导体器件120可以通过第三传输线L51发送和接收外部数据ED。控制器110和半导体器件120可以通过第四传输线L71发送和接收外部奇偶校验EP。控制器110和半导体器件120可以通过第五传输线L91发送和接收掩蔽信息信号DMI。
[0027]控制器110可以将用于执行错误校正测试模式操作的时钟C本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：控制电路，其：基于用于执行错误校正测试模式的写入控制信号、写入检查命令和读取检查命令来产生输入使能信号、输出使能信号、锁存控制信号和错误校正控制信号；锁存电路，其：在所述锁存控制信号被使能的时段期间，通过锁存输入数据、输入奇偶校验和输入掩蔽信号来产生锁存数据、锁存奇偶校验和锁存掩蔽信号，以及将经校正的数据重新储存为所述锁存数据；以及错误校正电路，其：在所述错误校正控制信号被使能的时段期间，通过基于所述锁存数据、所述锁存奇偶校验和所述锁存掩蔽信号来校正所述锁存数据中包括的错误而产生所述经校正的数据。2.根据权利要求1所述的半导体器件，其中，所述控制电路包括：缓冲器控制电路，其：基于所述写入控制信号、所述写入检查命令和所述读取检查命令来产生锁存使能信号、错误校正使能信号、所述输入使能信号和所述输出使能信号；以及测试控制电路，其：基于所述锁存使能信号和所述错误校正使能信号来产生所述锁存控制信号和所述错误校正控制信号。3.根据权利要求2所述的半导体器件，其中，所述缓冲器控制电路包括：输入控制电路，其：基于所述写入控制信号的逻辑电平和所述写入检查命令的逻辑电平来产生所述锁存使能信号和所述输入使能信号；以及输出控制电路，其：基于所述写入控制信号的逻辑电平和所述读取检查命令的逻辑电平来产生所述错误校正使能信号和所述输出使能信号。4.根据权利要求3所述的半导体器件，其中，所述输入控制电路：在所述写入控制信号和所述写入检查命令二者都被使能时产生被禁止的所述锁存使能信号；以及在所述写入控制信号和所述写入检查命令二者都被使能时产生被使能的所述输入使能信号。5.根据权利要求3所述的半导体器件，其中，所述输出控制电路：在所述写入控制信号和所述读取检查命令二者都被使能时产生被使能的所述错误校正使能信号；以及在所述写入控制信号和所述读取检查命令二者都被使能时产生被使能的所述输出使能信号。6.根据权利要求2所述的半导体器件，其中，所述测试控制电路包括：锁存控制信号发生电路，其基于所述锁存使能信号来产生所述锁存控制信号；以及错误校正控制信号发生电路，其基于所述锁存控制信号和所述错误校正使能信号来产生所述错误校正控制信号。7.根据权利要求1所述的半导体器件，其中，所述锁存电路在所述错误校正测试模式中从包括错误的输入数据产生所述锁存数据，以及在所述错误校正测试模式中将通过校正所述锁存数据中包括的错误而产生的经校正的数据重新储存为所述锁存数据。8.根据权利要求1所述的半导体器件，还包括：输入电路，其：在所述输入使能信号被使能的时段期间，从外部数据、外部奇偶校验和掩蔽信息信号产生所述输入数据、所述输入奇偶校验和所述输入掩蔽信号；以及
输出电路，其：在所述输出使能信号被使能的时段期间，将所述经错误校正的锁存数据和所述锁存奇偶校验输出到外部设备。9.根据权利要求8所述的半导体器件，其中，所述输入电路：在所述错误校正测试模式中从包括错误的外部数据产生所述输入数据，以及从所述外部奇偶校验产生所述输入奇偶校验，所述外部奇偶校验包括关于不包括错误的所述外部数据的错误信息。10.一种半导体系统，包括：控制器，其：通过向半导体器件输出用于进入错误校正测试模式的命令，输出第一外部数据、第一外部奇偶校验和第一掩蔽信息信号，以及接收从所述半导体器件输出的第二外部数据和第二掩蔽信息信号来测试所述半导体器件中包括的错误校正电路；以及包括所述错误校正电路的所述半导体器件，所述半导体器件：基于所述第一外部数据、所述第一外部奇偶校验和所述第一掩蔽信息信号来校正所述第一外部数据中包括的错误，输出经错误校正的第一外部数据作为所述第二外部数据，以及输出关于所述第一外部数据的错误信息作为所述第二掩蔽信息信号。11.根据权利要求10所述的半导体系统，其中，在所述错误校正测试模式中，所述控制器输出包括错误的第一外部数据，以及输出所述第一外部奇偶校验，所述第一外部奇偶校验包括关于不包括错误的所述第一外部数据的...

【专利技术属性】
技术研发人员：金根国，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：