本发明专利技术提供一种半导体存储装置及错误检测校正方法，实现错误检测校正能力与写入或读出的性能的并存。本发明专利技术的闪速存储器的错误检测校正方法包括：设定步骤，设定用于选择进行1位的错误检测校正的第一错误检测校正功能或进行多位的错误检测校正的第二错误检测校正功能的选择信息；以及执行步骤，在读出动作或写入动作时，基于所设定的选择信息来执行第一错误检测校正功能或第二错误检测校正功能。错误检测校正功能或第二错误检测校正功能。错误检测校正功能或第二错误检测校正功能。
【技术实现步骤摘要】
半导体存储装置及错误检测校正方法
[0001]本专利技术涉及一种与非(NAND)型闪速存储器的半导体存储装置及错误检测校正方法，尤其涉及一种错误检测校正功能的切换。
技术介绍
[0002]在NAND型的闪速存储器中，由于反复进行数据的编程或擦除引起位错误。作为此种位错误的对策，在闪速存储器搭载有错误检测校正电路(以下称为ECC(Error Correcting Code)电路)(例如专利文献：日本专利6744950号公报、日本专利6744951号公报)。
[0003]在图1中示出以往的搭载有芯片上ECC功能的NAND型闪速存储器的概略结构。闪速存储器10包括：存储单元阵列20、页缓冲器/感测电路30、ECC电路40、以及输入输出电路50。ECC电路40包括：传输电路42、ECC核心44、错误寄存器46及写入电路48。
[0004]在读出动作中，将从存储单元阵列20的选择页读出的数据保持在页缓冲器/感测电路30，并将保持在页缓冲器/感测电路30的数据经由传输电路42而传输至ECC核心44。ECC核心44对所传输的数据进行ECC运算，将由所述运算获得的错误信息保持在错误寄存器46。写入电路48基于保持在错误寄存器46的错误信息，将经校正的数据写回至页缓冲器/感测电路30。如此，在一页的ECC处理结束后，按照列地址将保持在页缓冲器/感测电路30的数据读出至数据总线60，并将所读出的数据提供至输入输出电路50。输入输出电路50从未图示的输入输出端子将读出数据输出至外部。
[0005]在写入动作中，将从外部输入的应编程的数据保持在页缓冲器/感测电路30，ECC核心44生成从页缓冲器/感测电路30传输的数据的代码(奇偶校验位)，写入电路48将所生成的代码写入至与页缓冲器/感测电路30的备用区域对应的位置。在ECC处理后，将保持在页缓冲器/感测电路30的数据编程至存储单元阵列20。
[0006]若一页的数据尺寸变大，则对与页的读出或写入时间、或者与基于串行外设接口(Serial Peripheral Interface，SPI)的外部时钟信号同步地进行多页的连续读出时的动作频率带来极大的影响。另外，通过流水线处理实现了高速化，但也导致芯片尺寸的增大，难以实现错误检测校正能力与读出性能的并存。
[0007]本专利技术着眼于此种现有的问题，其目的在于提供一种实现错误检测校正能力与写入或读出的性能的并存的半导体存储装置及错误检测校正方法。
技术实现思路
[0008]本专利技术的半导体存储装置的错误检测校正方法包括：设定步骤，设定用于选择进行m位的错误检测校正的第一错误检测校正功能或进行n位的错误检测校正的第二错误检测校正功能的选择信息(m、n为自然数，m＜n)；以及执行步骤，在读出动作或写入动作时，基于所述选择信息来执行所述第一错误检测校正功能或所述第二错误检测校正功能。
[0009]本专利技术的半导体存储装置包括：存储单元阵列；错误检测校正电路，包含进行m位
的错误检测校正的第一错误检测校正功能及进行n位的错误检测校正的第二错误检测校正功能(m、n为自然数，m＜n)；设定寄存器，设定用于选择所述第一错误检测校正功能或所述第二错误检测校正功能的选择信息；以及控制器，在读出动作或写入动作时，基于所述选择信息来执行所述第一错误检测校正功能或所述第二错误检测校正功能。
[0010]根据本专利技术，由于可选择第一错误检测校正功能或第二错误检测校正功能，因此，例如可通过根据产品生命周期等切换错误检测校正能力来实现与读出或写入动作的性能并存。
附图说明
[0011]图1是表示搭载现有的芯片上ECC功能的NAND型闪速存储器的概略结构的图。
[0012]图2是表示本专利技术实施例的NAND型闪速存储器的结构的框图。
[0013]图3是表示本专利技术实施例的ECC电路的内部结构的图。
[0014]图4是表示本专利技术第一实施例的设定寄存器的一例的图。
[0015]图5是说明本专利技术第一实施例的ECC电路的动作的图。
[0016]图6是说明本专利技术第一实施例的ECC电路的错误检测校正能力的切换动作的流程。
[0017]图7是表示本专利技术第三实施例的设定寄存器的一例的图。
[0018]图8是说明本专利技术第三实施例的ECC电路的错误检测校正能力的切换动作的流程。
[0019]图9的(A)、图9的(B)是表示本专利技术实施例的ECC电路的解码器的结构的框图。
[0020]符号的说明
[0021]10、100：闪速存储器
[0022]20、110：存储单元阵列
[0023]30、170：页缓冲器/感测电路
[0024]40、130：ECC电路
[0025]42、136：传输电路
[0026]44：ECC核心
[0027]46：错误寄存器
[0028]48、138：写入电路
[0029]50、120：输入输出电路
[0030]60：数据总线
[0031]132：第一ECC部
[0032]134：第二ECC部
[0033]135：ECC处理部
[0034]140：地址寄存器
[0035]150：控制器
[0036]160：字线选择电路
[0037]180：列选择电路
[0038]190：设定寄存器
[0039]200：常规区域
[0040]210：备用区域
[0041]300：BCH解码器
[0042]310：校验子计算部
[0043]320：欧几里得互除计算部
[0044]330：错误位置搜索部
[0045]340：错误位校正部
[0046]Ax：行地址信息
[0047]Ay：列地址信息
[0048]BLK(0)、BLK(1)、
…
、BLK(m
‑
1)：存储块
[0049]CLK：时钟信号
[0050]CLK_ECC：内部时钟信号
[0051]DATA_IN：数据
[0052]EN_1：第一使能信号
[0053]EN_2：第二使能信号
[0054]ENABLE_IN：使能信号
[0055]EUC_E：结束信号(脉冲信号)
[0056]EUC_S：开始信号(脉冲信号)
[0057]S100、S110、S120、S130、S200、S210、S220、S230：步骤
[0058]t1、t2、t3、t4：处理期间
[0059]VALID_IN：有效信号
具体实施方式
[0060]接着，参照附图对本专利技术的实施方式进行详细说明。本专利技术的半导体存储装置例如是NAND型闪速存储器、或者嵌入此种闪速存储器的微处理器(micro processor)、微控制器(micro controller)、逻辑、专用集成电路(Applicati本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种错误检测校正方法，其为半导体存储装置的错误检测校正方法，包括：设定步骤，设定用于选择进行m位的错误检测校正的第一错误检测校正功能或进行n位的错误检测校正的第二错误检测校正功能的选择信息，m、n为自然数，m小于n；以及执行步骤，在读出动作或写入动作时，基于所述选择信息来执行所述第一错误检测校正功能或所述第二错误检测校正功能。2.根据权利要求1所述的错误检测校正方法，其中，所述设定步骤能够通过指令从外部变更所述选择信息。3.根据权利要求1所述的错误检测校正方法，其中，所述选择信息规定用于选择所述第一错误检测校正功能的存储单元阵列的第一地址空间及用于选择所述第二错误检测校正功能的存储单元阵列的第二地址空间，所述执行步骤基于与读出动作或写入动作的地址对应的所述第一地址空间或所述第二地址空间，来执行所述第一错误检测校正功能或所述第二错误检测校正功能。4.根据权利要求1所述的错误检测校正方法，其中，所述错误检测校正方法还包括转换步骤，所述转换步骤在切换从所述第一错误检测校正功能向所述第二错误检测校正功能的动作时，将写入至存储单元阵列的与所述第一错误检测校正功能相关的第一数据转换为与所述第二错误检测校正功能相关的第二数据。5.根据权利要求4所述的错误检测校正方法，其中，所述转换步骤从所述存储单元阵列将所述第一数据读出至页缓冲器/感测电路，使所述第二错误检测校正功能运行而将所读出的所述第一数据转换为所述第二数据，并将经转换的所述第二数据写入至所述存储单元阵列的原始位置。6.根据权利要求1所述的错误检测校正方法，其中，所述第一错误检测校正功能是利用汉明码进行1位的错误检测校正，所述第二错误检测校正功能是利用博斯
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查德胡里
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霍昆格姆码进行2位、4位或8位的错误检测校正。7.根据权利要求1所述的错误检测校正方法，其中...
【专利技术属性】
技术研发人员：葛西央伦，金子二四三，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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