用于错误校正的设备、系统和方法技术方案

本发明专利技术描述了用于错误校正的设备、系统和方法。存储器装置可具有若干存储器7单元，所述存储器单元中的每一者存储信息位。可使用一或多个错误校正码(ECC)来确定所述信息位是否含有任何错误。为减轻邻近存储器单元的故障的影响，可将信息分成第一群组和第二群组，其中每一群组含有来自不邻近于所述群组的其它存储器单元的存储器单元的信息。每一信息群组可包含数据位和用于校正那些数据位的奇偶校验位。举例来说，作为读取操作的部分，第一ECC电路可从偶数编号的存储器单元接收信息，同时第二ECC电路可从奇数编号的存储器单元接收信息。ECC电路可从奇数编号的存储器单元接收信息。ECC电路可从奇数编号的存储器单元接收信息。

【技术实现步骤摘要】
【国外来华专利技术】用于错误校正的设备、系统和方法
[0001]相关申请的交叉参考
[0002]本申请要求2020年1月21日申请的第16/748,554号美国专利申请的权益，所述美国专利申请要求2019年12月31日申请的第62/955,869号美国临时申请的更早申请日的在35U.S.C.
§
119下的权益，所述申请的全部内容出于任何目的以全文引用的方式并入本文中。

技术介绍

[0003]本公开大体上涉及半导体装置，例如半导体存储器装置。半导体存储器装置可包含用以存储信息的若干存储器单元。所存储的信息可被编码为二进制数据，且每一存储器单元可存储单个信息位。信息在存储器单元中可能由于多种不同错误而衰减或改变，所述错误可能导致从存储器装置读出一或多个不正确信息位(例如，具有原先写入的位的不同状态的位)。
[0004]可存在可用于确保从存储器读出的信息的高保真度的许多应用。存储器装置可包含错误校正电路，所述错误校正电路可用以确定与写入存储器单元中的数据相比从存储器单元读出的信息是否含有任何错误，且可校正发现的错误。

技术实现思路

[0005]在至少一个方面中，本公开涉及一种设备，其包含存储器组、第一错误校正码(ECC)电路和第二ECC电路。存储器组包含多个数字线，所述多个数字线中的每一者提供沿着经激活字线存储的多个信息位中的一者。第一ECC电路接收与多个数字线中奇数编号的数字线相关联的多个信息位的子集。第二ECC电路接收与多个数字线中偶数编号的数字线相关联的多个信息位的子集。
[0006]多个信息位可包含多个数据位和多个奇偶校验位。第一ECC电路可接收多个数据位的第一部分和多个奇偶校验位的第一部分，且第二ECC电路可接收多个数据位的第二部分和多个奇偶校验位的第二部分。第一ECC电路可基于多个奇偶校验位的第一部分定位并校正多个数据位的第一部分中的错误，且第二ECC电路可基于多个奇偶校验位的第二部分定位并校正多个数据位的第二部分中的错误。
[0007]存储器组可包含第一部分和第二部分，且第一ECC电路和第二ECC电路可各自耦合到第一部分和第二部分中的多个数字线中的数字线。设备还可包含安置于存储器组的第一部分与第二部分之间的行解码器。
[0008]第一ECC电路还可将包含数据位和基于数据位的奇偶校验位的多个位提供到多个数字线中奇数编号的数字线，作为对字线进行的写入操作的部分。第二ECC电路还可将包含数据位和基于数据位的奇偶校验位的多个位提供到多个数字线中偶数编号的数字线，作为对字线进行的写入操作的部分。
[0009]在至少一个方面中，本公开涉及一种设备，其包含字线、沿着字线安置的第一存储器单元、沿着字线安置的第二存储器单元、耦合到第一存储器单元的第一错误校正码(ECC)
电路，以及耦合到第二存储器单元的第二ECC电路。第二存储器单元邻近于第一存储器单元。
[0010]设备还可包含耦合到第一ECC电路的第一数字线和耦合到第二ECC电路的第二数字线。第一存储器单元可安置在字线与第一数字线的相交处。第二存储器单元可安置在字线与第二数字线的相交处。
[0011]设备可包含将第一存储器单元耦合到第一ECC电路的第一主输入/输出线，以及将第二存储器单元耦合到第二ECC电路的第二主输入/输出线。第一存储器单元可存储第一数据位，且第二存储器单元可存储第二数据位。第一ECC电路可基于至少一个第一奇偶校验位确定第一数据位是否为错误，且第二ECC电路可基于至少一个第二奇偶校验位确定第二数据位是否为错误位。
[0012]设备可包含沿着字线安置的第三存储器单元。第三存储器单元可邻近于第二存储器单元但不邻近于第一存储器单元。第三存储器单元可耦合到第一ECC电路。设备可包含沿着字线安置的第四存储器单元。第四存储器单元可邻近于第三存储器单元但不邻近于第二存储器单元，且第四存储器单元可耦合到第二ECC电路。
[0013]第一ECC电路可将第一数据位提供到第一存储器单元且至少部分地基于第一数据位产生第一奇偶校验位，且第二ECC电路可将第二数据位提供到第二存储器单元且至少部分地基于第二数据位产生第二奇偶校验位。
[0014]在至少一个方面中，本公开可涉及一种设备，其包含字线、沿着字线布置的多个存储器单元、管理多个存储器单元中奇数编号的存储器单元中的信息的第一错误校正码(ECC)电路，以及管理多个存储器单元中偶数编号的存储器单元中的信息的第二ECC电路。
[0015]多个存储器单元可位于字线与多个数字线的相交处，且多个数字线中的每一者可耦合到多个主输入/输出线中的相关联一者。第一ECC电路可耦合到多个主输入/输出线中奇数编号的主输入/输出线，且第二ECC电路可耦合到多个主输入/输出线中偶数编号的主输入/输出线。
[0016]作为读取操作的部分，第一ECC电路可从多个存储器单元中奇数编号的存储器单元接收信息且基于接收到的信息中包含的奇偶校验位校正接收到的信息，且第二ECC电路可从多个存储器单元中偶数编号的存储器单元接收信息且基于接收到的信息中包含的奇偶校验位校正接收到的信息。
[0017]作为写入操作的部分，第一ECC电路可将多个数据位和基于多个数据位的多个奇偶校验位写入多个存储器单元中奇数编号的存储器单元，且第二ECC电路可将多个数据位和基于多个数据位的多个奇偶校验位写入多个存储器单元中偶数编号的存储器单元。
[0018]设备还可包含行解码器，且字线可包含第一部分及第二部分，其中行解码器定位在第一部分与第二部分之间。第一ECC电路和第二ECC电路可各自耦合到字线的第一部分和第二部分。
附图说明
[0019]图1为根据本公开的实施例的半导体装置的框图。
[0020]图2为根据本公开的一些实施例的存储器装置的框图。
[0021]图3为根据本公开的一些实施例的存储器装置的操作的框图。
[0022]图4为根据本公开的一些实施例的将数据从邻近存储器单元提供到不同错误校正电路的示意图。
[0023]图5为根据本公开的一些实施例的将数据从邻近存储器单元依序提供到错误校正电路的示意图。
[0024]图6为根据本公开的一些实施例的将数据从不同行的非邻近存储器单元提供到错误校正电路的示意图。
[0025]图7为根据本公开的一些实施例的将数据从单组区段中的不同行的非邻近存储器单元提供到错误校正电路的示意图。
[0026]图8为根据本公开的实施例的用于控制将数据提供到一或多个错误校正电路的存储器单元的开关的示意图。
[0027]图9为根据本公开的一些实施例的错误校正码(ECC)控制电路的示意图。
具体实施方式
[0028]某些实施例的以下描述在本质上仅是示例性的，且绝非意在限制本公开的范围或其应用或用途。在对本专利技术的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，且借助于图示展示可在其中实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种设备，其包括：存储器组，其包括多个数字线，所述多个数字线各自配置成提供沿着经激活字线存储的多个信息位中的一者；第一错误校正码(ECC)电路，其配置成接收与所述多个数字线中奇数编号的数字线相关联的所述多个信息位的子集；以及第二ECC电路，其配置成接收与所述多个数字线中偶数编号的数字线相关联的所述多个信息位的子集。2.根据权利要求1所述的设备，其中所述多个信息位包括多个数据位和多个奇偶校验位。3.根据权利要求2所述的设备，其中所述第一ECC电路配置成接收所述多个数据位的第一部分和所述多个奇偶校验位的第一部分，且其中所述第二ECC电路配置成接收所述多个数据位的第二部分和所述多个奇偶校验位的第二部分。4.根据权利要求3所述的设备，其中所述第一ECC电路配置成基于所述多个奇偶校验位的所述第一部分定位并校正所述多个数据位的所述第一部分中的错误，且其中所述第二ECC电路配置成基于所述多个奇偶校验位的所述第二部分定位并校正所述多个数据位的所述第二部分中的错误。5.根据权利要求1所述的设备，其中所述存储器组包括第一部分和第二部分，且其中所述第一ECC电路和所述第二ECC电路各自耦合到所述第一部分和所述第二部分中的所述多个数字线中的数字线。6.根据权利要求5所述的设备，其进一步包括安置于所述存储器组的所述第一部分与所述第二部分之间的行解码器。7.根据权利要求1所述的设备，其中所述第一ECC电路进一步配置成将包含数据位和基于所述数据位的奇偶校验位的多个位提供到所述多个数字线中所述奇数编号的数字线，作为对所述字线进行的写入操作的部分，且其中所述第二ECC电路进一步配置成将包含数据位和基于所述数据位的奇偶校验位的多个位提供到所述多个数字线中所述偶数编号的数字线，作为对所述字线进行的写入操作的部分。8.一种设备，其包括：字线；第一存储器单元，其沿着所述字线安置；第二存储器单元，其沿着所述字线安置，其中所述第二存储器单元邻近于所述第一存储器单元；第一错误校正码(ECC)电路，其耦合到所述第一存储器单元；以及第二ECC电路，其耦合到所述第二存储器单元。9.根据权利要求8所述的设备，其进一步包括：第一数字线，其耦合到所述第一ECC电路，其中所述第一存储器单元安置于所述字线与所述第一数字线的相交处；以及第二数字线，其耦合到所述第二ECC电路，其中所述第二存储器单元安置于所述字线与所述第二数字线的相交处。10.根据权利要求8所述的设备，其进一步包括：
第一主输入/输出线，其将所述第一存储器单元耦合到所述第一ECC电路；以及第二主输入/输出线，其将所述第二存储器单元耦合到所述第二ECC电路。11.根据权利要求8所述的设备，其中所述第一存储器单元存储第一数据位且所述第二存储器单元存储第二数据位，且其中所述第一ECC电路...

【专利技术属性】
技术研发人员：藤原敬典，V，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：