用于筛选存储器阵列中的弱比特的方法技术

本发明专利技术的实施例提供了一种筛选存储器阵列中的弱比特的方法，包括：将第一组数据存储在存储器阵列的具有第一组存储器单元的第一存储器阵列中；至少对第一存储器阵列实施第一烘焙工艺，或者至少对第一存储器阵列施加第一磁场；确定存储在第一存储器阵列中的第一组数据的部分是否由第一烘焙工艺或第一磁场改变；以及如果第一组存储器单元的第一存储器单元存储改变的数据，则跟踪第一组存储器单元的至少第一存储器单元的地址，并且实施以下操作中的至少一个：(1)利用存储器阵列的第二存储器阵列中的对应存储器单元替换存储改变的数据的第一组存储器单元中的第一存储器单元，和(2)丢弃存储改变的数据的第一组存储器单元中的第一存储器单元。的第一存储器单元。的第一存储器单元。

Method for filtering weak bits in memory array

【技术实现步骤摘要】
用于筛选存储器阵列中的弱比特的方法
[0001]分案申请
[0002]本申请是2017年06月28日提交的标题为“存储器阵列中的错误校正方法”、专利申请号为202010288375.8的分案申请。


[0003]本专利技术的实施例一般地涉及半导体
，更具体地，涉及筛选存储器阵列中的弱比特的方法。

技术介绍

[0004]半导体集成电路(IC)产业制造出各种各样的数字器件来解决多个不同领域中的问题。这些数字器件中的一些(诸如存储器阵列)配置为用于存储数据。在存储器阵列的制造工艺期间，存储器阵列的部分被破坏或包含损坏的数据。

技术实现思路

[0005]根据本专利技术的一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：配置具有第一纠错码ECC的第一存储器阵列以提供存储在所述第一存储器阵列中的数据的错误校正，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；配置具有第二ECC的第二存储器阵列以提供存储在所述第一存储器阵列中的数据的错误校正，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元，所述第二组存储器单元中的一行存储器单元包括第二组存储器字，所述第二组存储器字中的每个字包括第二组比特；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；以及至少基于所述第一ECC或所述第二ECC来校正存储在所述第一存储器阵列中的数据。
[0006]根据本专利技术的另一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：配置具有第一纠错码ECC的第一存储器阵列以提供存储在所述第一存储器阵列中的数据的错误校正，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；配置具有第一奇偶校验的第二存储器阵列的第一部分，所述第一奇偶校验配置为提供存储在所述第一存储器阵列的行中的所述数据的错误检测，所述第二存储器阵列的所述第一部分包括存储第一组数据的第二组存储器单元；配置具有第二奇偶校验的所述第二存储器阵列的第二部分，所述第二奇偶校验配置为提供存储在所述第一存储器阵列的列中的数据的错误检测，所述第二存储器阵列的所述第二部分包括存储第二组数据的第三组存储器单元；配置具有第二ECC的所述第二存储器阵列的所述第二部分以提供存储在所述第二存储器阵列的所述第二部分中的所述第二组数据的错误校正；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；至少基于(1)所述第一ECC或(2)所述第
一奇偶校验和所述第二奇偶校验来校正存储在所述第一存储器阵列中的数据的至少部分；以及基于所述第二ECC来校正存储在所述第二存储器阵列的所述第二部分中的所述第二组数据。
[0007]根据本专利技术的又一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：配置具有第一纠错码(ECC)的第一存储器阵列以提供存储在所述第一存储器阵列中的一组数据的错误校正，从而生成第一组数据，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；将第二组数据存储在第二存储器阵列中，所述第二组数据至少包括所述第一组数据的副本，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；基于所述第一组数据和所述第二组数据来恢复所述第一组数据的至少部分；以及基于ECC校正所述恢复的第一组数据中的错误。
[0008]根据本专利技术的又一方面，提供了一种筛选存储器阵列中的弱比特的方法，所述方法包括：将第一组数据存储在所述存储器阵列的第一存储器阵列中，所述第一存储器阵列具有第一组存储器单元；至少对所述第一存储器阵列实施第一烘焙工艺，或者至少对所述第一存储器阵列施加第一磁场；确定存储在所述第一存储器阵列中的所述第一组数据的部分是否由所述第一烘焙工艺或所述第一磁场改变；以及如果所述第一组存储器单元的所述第一存储器单元存储改变的数据，则跟踪所述第一组存储器单元的至少所述第一存储器单元的地址，并且实施以下操作中的至少一个：(1)利用所述存储器阵列的第二存储器阵列中的对应存储器单元替换存储所述改变的数据的所述第一组存储器单元中的所述第一存储器单元，或(2)丢弃存储所述改变的数据的所述第一组存储器单元中的所述第一存储器单元。
[0009]根据本专利技术的又一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：筛选所述存储器阵列的第一存储器阵列中的弱比特，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字的每个字包括第一组比特；将一组数据存储在所述第一存储器阵列中；配置具有第一纠错码ECC的所述第一存储器阵列以提供存储在所述第一存储器阵列中的所述一组数据的错误校正，从而生成第一组数据；将第二组数据存储在第二存储器阵列中，所述第二组数据包括所述第一组数据的偶数个副本，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；基于所述第一组数据和所述第二组数据来恢复所述第一组数据的至少部分；以及基于ECC校正所述恢复的第一组数据中的错误。
[0010]根据本专利技术的又一方面，提供了一种存储器系统，包括：第一存储器阵列，配置有第一纠错码ECC以提供存储在所述第一存储器阵列中的数据的错误校正，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；第二存储器阵列，配置有第二ECC以提供存储在第一存储器阵列中的数据的错误校正，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元，所述第二组存储器单元中的一行存储器单元包括第二组存储器字，所述第二组存储器字中的每个字包括第二组比特，所述第一存
储器阵列和所述第二存储器阵列是相同的存储器阵列的部分；以及配置系统，连接至所述第一存储器阵列和所述第二存储器阵列，所述配置系统配置具有所述第一ECC的所述第一存储器阵列和具有所述第二ECC配置所述第二存储器阵列。
附图说明
[0011]当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0012]图1是根据一些实施例的存储器系统的框图。
[0013]图2是根据一些实施例的校正存储器系统中的错误的方法的流程图。
[0014]图3A是根据一些实施例的存储器阵列的部分的示图。
[0015]图3B是根据一些实施例的校正存储器阵列中的错误的方法的流程图。
[0016]图4A是根据一些实施例的存储器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种筛选存储器阵列中的弱比特的方法，所述方法包括：将第一组数据存储在所述存储器阵列的第一存储器阵列中，所述第一存储器阵列具有第一组存储器单元；至少对所述第一存储器阵列实施第一烘焙工艺，或者至少对所述第一存储器阵列施加第一磁场；确定存储在所述第一存储器阵列中的所述第一组数据的部分是否由所述第一烘焙工艺或所述第一磁场改变；以及如果所述第一组存储器单元的第一存储器单元存储改变的数据，则跟踪所述第一组存储器单元的至少所述第一存储器单元的地址，并且实施以下操作中的至少一个：(1)利用所述存储器阵列的第二存储器阵列中的对应存储器单元替换存储所述改变的数据的所述第一组存储器单元中的所述第一存储器单元，和(2)丢弃存储所述改变的数据的所述第一组存储器单元中的所述第一存储器单元。2.根据权利要求1所述的筛选存储器阵列中的弱比特的方法，还包括：将第二组数据存储在所述第一存储器阵列中；至少对所述第一存储器阵列实施第二烘焙工艺，或者至少对所述第一存储器阵列施加第二磁场；确定存储在所述第二存储器阵列中的所述第二组数据的部分是否由所述第二烘焙工艺或所述第二磁场改变；以及如果所述第一组存储器单元中的第二存储器单元存储改变的数据，则跟踪所述第一组存储器单元的至少所述第二存储器单元的地址，并且实施以下操作中的至少一个：(1)利用所述存储器阵列的所述第二存储器阵列中的对应存储器单元替换存储所述改变的数据的所述第一组存储器单元中的所述第二存储器单元，和(2)丢弃存储所述改变的数据的所述第一组存储器...

【专利技术属性】
技术研发人员：池育德，李嘉富，刘建瑛，史毅骏，陈冠均，杨学之，吕士濂，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：