存储系统技术方案

本发明专利技术实施例提供一种存储系统，包括：存储器，被配置为，在读写操作期间写入或读取多个数据，所述多个数据分为M个字节，且每一所述字节具有N个数据；编码模块，被配置为，在编码阶段，基于每一个所述字节中的若干数据产生X个第一校验码，同一所述第一校验码对应的所述若干数据在不同所述字节中的比特位相同，且在所述编码阶段，基于若干所述字节中的所有数据产生Y个第二校验码，其中，所述X个第一校验码用于对每一所述字节中的所述N个数据进行检错和/或纠错，所述Y个第二校验码用于对所述M个字节进行检错和/或纠错。本发明专利技术实施例有利于提升存储系统的性能。提升存储系统的性能。提升存储系统的性能。

【技术实现步骤摘要】
存储系统


[0001]本专利技术实施例涉及半导体
，特别涉及一种存储系统。

技术介绍

[0002]半导体存储可以分为非易失性存储和易失性存储。动态随机存取存储器(Dynamic Random Access Memory，DRAM)作为易失性存储，具备存储密度高、读写速度快等优点，广泛用于各种电子系统中。
[0003]随着DRAM的制程工艺越来越先进、存储密度越来越高，DRAM中存储数据可能会发生错误，严重影响DRAM性能。因此，DRAM中通常采用纠错码(ECC，Error Checking and Correction or Error correction Coding)技术来对存储数据的错误进行检测或修正。

技术实现思路

[0004]本专利技术实施例解决的技术问题为提供一种存储系统，在提高编码速度的同时降低功耗。
[0005]为解决上述问题，本专利技术实施例提供一种存储系统，包括：存储器，被配置为，在读写操作期间写入或读取多个数据，所述多个数据分为M个字节，且每一所述字节具有N个数据；编码模块，被配置为，在编码阶段，基于每一个所述字节中的若干数据产生X个第一校验码，同一所述第一校验码对应的所述若干数据在不同所述字节中的比特位相同，且在所述编码阶段，基于若干所述字节中的所有数据产生Y个第二校验码，其中，所述X个第一校验码用于对每一所述字节中的所述N个数据进行检错和/或纠错，所述Y个第二校验码用于对所述M个字节进行检错和/或纠错，其中所述M、N、X、Y均为正自然数。
[0006]另外，所述编码模块包括：第一编码单元，用于产生所述X个第一校验码，且所述X个第一校验码构成X位第一二进制数；其中，2
X
≥N，且每一所述第一校验码由所有所述字节中的所述若干数据进行第一编码运算得到，且每一所述第一校验码所对应的若干数据对应所述字节中不同的比特位组合。
[0007]另外，所述N个数据具有从第0按照自然数递增至第N
‑
1的比特位且每一比特位被选中进行所述第一编码运算所得到的所述第一校验码不完全相同。
[0008]另外，所述N为8，所述X为3；所述第一编码运算包括同或或异或，所述第一编码单元别配置为，在所述X位二进制数中，处于最低比特的所述第一校验码为所有所述字节中第1、第3、第5以及第7比特位的所述数据的异或或者同或，处于最高比特的所述第一校验码为所有所述字节中第4、第5、第6以及第7比特位的所述数据的异或或者同或，处于中间比特的所述第一校验码为所有所述字节中第2、第3、第6以及第7比特位的所述数据的异或或者同或。
[0009]另外，所述编码模块还包括：第二编码单元，用于产生所述Y个第二校验码，且所述Y个第二校验码构成Y位第二二进制数；其中，2
Y
≥M，且每一所述第二校验码由若干所述字节进行第二编码运算得到。
[0010]另外，所述第二编码运算包括同或或者异或；所述第二编码单元包括：第一级运算单元，用于对选中的两个所述字节的所有数据进行异或或者同或，并存储若干第一运算结果，每一所述第一运算结果为选中的两个所述字节的异或结果或者同或结果；第二级运算单元，用于对至少两个所述第一运算结果进行异或或者同或，并产生所述第二校验码，并基于不同的编码需求产生Y个所述第二校验码。
[0011]另外，所述第一级运算单元包括：第一运算子单元，用于对同一所述字节的所有数据进行异或或者同或，并存储第二运算结果；第二运算子单元，用于对两个所述第二运算结果进行异或或者同或，并获取所述第一运算结果。
[0012]另外，所述第二编码单元被配置为，对于每一所述字节，参与所述第二编码运算的次数为a，a满足：(Y
‑
1)/2≤a≤(Y+1)/2，且a为正整数。
[0013]另外，所述M为16，所述Y为5；所述M个字节按照自然数递增分为第0至第15个字节；所述Y个第二校验码按照自然数递增分为第3至第7个第二校验码；所述第3个第二校验码为：第0、第2、第3、第4、第5、第6以及第8个字节的所有数据的异或或者同或；所述第4个第二校验码为：第0、第1、第4、第5、第7、第9、第10以及第12个字节的所有数据的异或或同或；所述第5个第二校验码为：第1、第2、第4、第6、第9、第11、第13以及第14个字节的所有数据的异或或同或；所述第6个第二校验码为：第3、第5、第6、第7、第10、第11、第14以及第15个字节的所有数据的异或或同或；所述第7个第二校验码为：第8、第9、第10、第11、第12、第13以及第15个字节的所有数据的异或或同或。
[0014]另外，所述编码模块包括：比较电路，用于对任两个所述字节的所有数据进行异或或同或，或者，对所述若干数据进行异或或同或。
[0015]另外，所述比较电路包括：第一共用单元，连接电源信号，并基于第一信号以及第二信号控制输出电源信号，且所述第一信号与所述第二信号反相；第二共用单元，连接接地信号，并基于所述第一信号以及所述第二信号控制输出接地信号；第一逻辑单元，连接在所述第一共用单元与所述第二共用单元之间，用于接收第三信号和第四信号，所述第三信号与所述第四信号反相，并输出第一运算信号，所述第一运算信号为所述第一信号与所述第三信号的异或；第二逻辑单元，连接在所述第一共用单元与所述第二共用单元之间，用于接收所述第三信号和所述第四信号并输出第二运算信号，所述第二运算信号为所述第一信号与所述第三信号的同或。
[0016]另外，所述第一共用单元包括：第零PMOS管，栅极接收所述第一信号，源极连接所述电源信号；第七PMOS管，栅极接收所述第二信号，源极连接所述电源信号；所述第二共用单元包括：第零NMOS管，栅极接收所述第一信号，源极连接所述接地信号；第七NMOS管，栅极接收所述第二信号，源极连接所述接地信号。
[0017]另外，所述第一逻辑单元包括：第一PMOS管，栅极接收所述第四信号，源极连接所述第零PMOS管的漏极；第一NMOS管，栅极接收所述第三信号，漏极连接所述第一PMOS管的漏极，源极连接所述第零NMOS管的漏极；第四PMOS管，栅极接收所述第三信号，源极连接所述第七PMOS管的漏极；第四NMOS管，栅极接收所述第四信号，漏极连接所述第四PMOS管的漏极，源极连接所述第七NMOS管的漏极。
[0018]另外，所述第二逻辑单元包括：第二PMOS管，栅极接收所述第三信号，源极连接所述第零PMOS管的漏极；第二NMOS管，栅极接收所述第四信号，漏极连接所述第二PMOS管的漏
极，源极连接所述第零NMOS管的漏极；第五PMOS管，栅极接收所述第四信号，源极连接所述第七PMOS管的漏极；第五NMOS管，栅极接收所述第三信号，漏极连接所述第五PMOS管的漏极，源极连接所述第七NMOS管的漏极。
[0019]另外，所述编码模块还被配置为，在译码阶段，接收传输的多个数据、所述X个第一校验码以及所述Y个第二校验码，并基于每一个所述字节中的若干数据以及所述X个第一校验码进行第三本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储系统，其特征在于，包括：存储器，被配置为，在读写操作期间写入或读取多个数据，所述多个数据分为M个字节，且每一所述字节具有N个数据；编码模块，被配置为，在编码阶段，基于每一个所述字节中的若干数据产生X个第一校验码，同一所述第一校验码对应的所述若干数据在不同所述字节中的比特位相同，且在所述编码阶段，基于若干所述字节中的所有数据产生Y个第二校验码，其中，所述X个第一校验码用于对每一所述字节中的所述N个数据进行检错和/或纠错，所述Y个第二校验码用于对所述M个字节进行检错和/或纠错；其中所述M、N、X、Y均为正自然数。2.根据权利要求1所述的存储系统，其特征在于，所述编码模块包括：第一编码单元，用于产生所述X个第一校验码，且所述X个第一校验码构成X位第一二进制数；其中，2
X
≥N，每一所述第一校验码由所有所述字节中的所述若干数据进行第一编码运算得到，且每一所述第一校验码所对应的若干数据对应所述字节中不同的比特位组合。3.根据权利要求2所述的存储系统，其特征在于，所述N个数据具有从第0按照自然数递增至第N
‑
1的比特位，且每一比特位被选中进行所述第一编码运算所得到的所述第一校验码不完全相同。4.根据权利要求2或3所述的存储系统，其特征在于，所述N为8，所述X为3；所述第一编码运算包括同或或异或，所述第一编码单元被配置为，在所述X位第一二进制数中，处于最低比特的所述第一校验码为所有所述字节中第1、第3、第5以及第7比特位的所述数据的异或或者同或，处于最高比特的所述第一校验码为所有所述字节中第4、第5、第6以及第7比特位的所述数据的异或或者同或，处于中间比特的所述第一校验码为所有所述字节中第2、第3、第6以及第7比特位的所述数据的异或或者同或。5.根据权利要求2所述的存储系统，其特征在于，所述编码模块还包括：第二编码单元，用于产生所述Y个第二校验码，且所述Y个第二校验码构成Y位第二二进制数；其中，2
Y
≥M，且每一所述第二校验码由若干所述字节进行第二编码运算得到。6.根据权利要求5所述的存储系统，其特征在于，所述第二编码运算包括同或或者异或；所述第二编码单元包括：第一级运算单元，用于对选中的两个所述字节的所有数据进行异或或者同或，并存储若干第一运算结果，每一所述第一运算结果为选中的两个所述字节的异或结果或者同或结果；第二级运算单元，用于对至少两个所述第一运算结果进行异或或者同或，并产生所述第二校验码，并基于不同的编码需求产生Y个所述第二校验码。7.根据权利要求6所述的存储系统，其特征在于，所述第一级运算单元包括：第一运算子单元，用于对同一所述字节的所有数据进行异或或者同或，并存储第二运算结果；第二运算子单元，用于对两个所述第二运算结果进行异或或者同或，并获取所述第一运算结果。8.根据权利要求5所述的存储系统，其特征在于，所述第二编码单元被配置为，对于每一所述字节，参与所述第二编码运算的次数为a，a满足：(Y
‑
1)/2≤a≤(Y+1)/2，且a为正整
数。9.根据权利要求8所述的存储系统，其特征在于，所述M为16，所述Y为5；所述M个字节按照自然数递增分为第0至第15个字节；所述Y个第二校验码按照自然数递增分为第3至第7个第二校验码；第3个所述第二校验码为：第0、第2、第3、第4、第5、第6以及第8个字节的所有数据的异或或者同或；第4个所述第二校验码为：第0、第1、第4、第5、第7、第9、第10以及第12个字节的所有数据的异或或同或；第5个所述第二校验码为：第1、第2、第4、第6、第9、第11、第13以及第14个字节的所有数据的异或或同或；第6个所述第二校验码为：第3、第5、第6、第7、第10、第11、第14以及第15个字节的所有数据的异或或同或；第7个所述第二校验码为：第8、第9、第10、第11、第12、第13以及第15个字节的所有数据的异或或同或。10.根据权利要求2或5所述的存储系统，其特征在于，所述编码模块包括：比较电路，用于对任两个所述字节的所有数据进行异或或同或，或者，对所述若干数据进行异或或同或。11.根据权利要求10所述的存储系统，其特征在于，所述比较电路包括：第一共用单元，连接电源信号，并基于第一信号以及第二信号控制输出电源信号，且所述第一信号与所述第...

【专利技术属性】
技术研发人员：冀康灵，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：