存储器的错误校正制造技术

本申请公开了存储器的错误校正。该存储器包括：数据接收电路，其适于在写入操作期间接收数据；数据轮转电路，其适于：所述写入操作期间，响应于地址而改变从所述数据接收电路传送的数据的顺序，以及输出其顺序改变的数据；错误校正码发生电路，其适于在写入操作期间基于从所述数据轮转电路输出的数据来产生错误校正码；以及存储器核，其适于在写入操作期间储存由所述数据接收电路接收的数据和错误校正码。码。码。

Error correction of memory

【技术实现步骤摘要】
存储器的错误校正
[0001]相关申请的交叉引用
[0002]本申请要求于2021年1月14日提交的申请号为10
‑
2021
‑
0005143的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本专利技术的各个实施例涉及存储器，并且更具体地涉及存储器的错误校正。

技术介绍

[0004]在半导体存储器件行业的早期阶段，晶圆上有许多最初良好的裸片，这意味着通过半导体制造工艺生产的存储器没有带缺陷的存储单元。然而，随着存储器容量的增加，制造没有任何缺陷存储单元的存储器变得困难，并且现在可以说基本上不可能制造出没有任何缺陷存储单元的存储器。为了解决这个问题，一种利用存储器中的冗余存储单元替代缺陷存储单元的修复方法在被使用。
[0005]相关技术的另一种方法是使用用于校正存储器中的错误的错误校正电路(ECC电路)以便校正存储单元中出现的错误。

技术实现思路

[0006]本专利技术的实施例针对一种减少存储器中的错误校正的错误的方法。
[0007]根据本专利技术的一实施例，一种存储器包括：数据接收电路，其适于在写入操作期间接收数据；数据轮转电路(data rotation circuit)，其适于：在写入操作期间，改变从数据接收电路传送的数据的顺序，以及输出具有改变的顺序的数据；错误校正码发生电路，其适于：在写入操作期间基于从数据轮转电路输出的数据来产生错误校正码；以及存储器核，其适于在写入操作期间储存a)由数据接收电路接收的数据和b)基于从数据轮转电路输出的数据的错误校正码。
[0008]根据本专利技术的另一实施例，一种存储器包括：存储器核；以及ECC块，其适于：在写入操作期间，基于要写入到存储器核的数据来产生要写入到存储器核的错误校正码；以及在读取操作期间，基于从存储器核读取的错误校正码来校正从存储器核读取的数据的错误，其中由ECC块针对产生错误校正码以及针对校正从存储器核读取的读取数据的错误而使用的校验矩阵根据储存错误校正码的存储器核中的地址而改变。
[0009]根据本专利技术的又一实施例，一种存储器包括：数据接收电路，其适于接收用于写入操作的包括多个比特位的写入数据；数据轮转电路，其适于：基于与写入数据相关联的地址来选择性地改变写入数据中的多个比特位的顺序，以产生写入输出数据；错误校正码发生电路，其适于基于写入输出数据来产生错误校正码；以及存储器核，其适于储存写入输出数据和错误校正码。
附图说明
[0010]图1是图示根据本专利技术的实施例的错误校正码发生电路和错误校正电路的框图。
[0011]图2示出错误校正码发生电路和错误校正电路120所使用的校验矩阵的示例。
[0012]图3示出错误校正码发生电路如何使用校验矩阵。
[0013]图4示出错误校正码发生电路通过使用图2的校验矩阵来针对数据DATA产生错误校正码ECC的结果。
[0014]图5示出错误校正电路基于错误校正码ECC来校正错误的过程。
[0015]图6示出错误校正电路基于错误校正码ECC来校正错误的另一过程。
[0016]图7示出错误校正电路基于错误校正码ECC来校正错误的又一过程。
[0017]图8是图示根据本专利技术的实施例的存储器的框图。
[0018]图9图示存储器核850的单元阵列的一部分。
[0019]图10至图12图示校验矩阵。
[0020]图13和图14示出校正器的2比特位错误校正的条件。
具体实施方式
[0021]下面将参考附图更详细地描述本专利技术的示例性实施例。然而，本专利技术可以以不同的形式实施并且不应该被解释为限于本文中阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本专利技术的范围完全传达给本领域技术人员。遍及本公开，相同的附图标记指代遍及本专利技术的各个图和实施例的相同部分。应注意的是，对“一实施例”、“另一实施例”等的提及不必然表示仅一个实施例，并且对任何此类短语的不同提及不必然是指相同的实施例。术语“实施例”用在本文中时不必然指代所有实施例。如本文中所使用的，单数形式也可以包括复数形式，并且反之亦然，除非上下文另外明确指示。还将进一步理解的是，术语“包含”、“包括”用在本说明书中时指定所述要素的存在，并且不排除一种或多种其他要素的存在或添加。如在本文中所使用的，术语“和/或”包括一个或多个相关联的所列条目的任何和所有组合。
[0022]图1是图示根据本专利技术的实施例的错误校正码(ECC)发生电路110和错误校正电路120的框图。
[0023]错误校正码发生电路110可以在写入操作期间基于从存储器外部传送的数据DATA(例如从存储器控制器传送的数据DATA，该存储器控制器可以提供在图1底部示出为输入的数据DATA)来产生错误校正码ECC。换言之，错误校正码发生电路110可以通过对数据DATA进行编码来产生用于校正数据DATA的错误的错误校正码ECC。要在产生错误校正码ECC的过程中被编码的数据DATA也可以被称为消息。由于在写入操作期间可以仅产生错误校正码ECC而不执行错误校正操作，所以数据DATA可以绕过错误校正码发生电路110。因此，在写入操作期间数据DATA和数据DATA
’
(例如在图1的顶部被示出为输入)可以是相同的。
[0024]在写入操作期间，数据DATA
’
和错误校正码ECC可以被储存在存储器核(诸如图8中所示的存储器核850)中。而且，在读取操作期间，数据DATA
’
和错误校正码ECC可以被从存储器核读取并被传送至错误校正电路120。
[0025]在读取操作期间，错误校正电路120可以基于错误校正码ECC来校正数据DATA
’
的错误。在这里，校正错误可以指基于错误校正码ECC来检测数据DATA
’
的错误并且当检测到
错误时校正检测到的错误。错误校正电路120可以包括校验器121和校正器123。校验器121可以通过基于数据DATA
’
和错误校正码ECC的操作来检测是否存在错误以及错误的位置。校正器123可以校正由校验器121检测到的错误。其中的错误被错误校正电路120校正的数据DATA可以被输出到存储器的外部。换言之，数据DATA可以被传送至存储器控制器。错误校正电路120不仅能够校正数据DATA
’
，而且能够校正错误校正码ECC中出现的错误。
[0026]错误校正码发生电路110和错误校正电路120可以通过使用校验矩阵(其也被称为H矩阵)来产生错误校正码ECC，以及基于错误校正码ECC来校正错误，这将在下面描述。
[0027]图2示出错误校正码发生电路110和错误校正电路120所使用的校验矩阵的示例。在这里，作为示例而非任何限制的，假设数据包括8个比特位D0至D7，并且错误校正码ECC包括4个比特位E0到E3。
[0028]校验矩阵可以是(错误校正码的比特位的数量)<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，包括：数据接收电路，其适于在写入操作期间接收数据；数据轮转电路，其适于：在所述写入操作期间，响应于地址而改变从所述数据接收电路传送的数据的顺序，以及输出具有改变的顺序的数据；错误校正码发生电路，其适于在写入操作期间基于从所述数据轮转电路输出的数据来产生错误校正码；以及存储器核，其适于在写入操作期间储存：a)由所述数据接收电路接收的数据和b)基于从所述数据轮转电路输出的数据的错误校正码。2.根据权利要求1所述的存储器，其中，所述数据轮转电路在读取操作期间响应于所述地址而改变从所述存储器核读取的数据的顺序，并且输出具有改变的顺序的数据，其中，所述存储器还包括：错误校正电路，其适于在所述读取操作期间基于从所述数据轮转电路输出的数据和从所述存储器核读取的错误校正码来校正从所述存储器核读取的数据的错误。3.根据权利要求2所述的存储器，还包括：数据传送电路，其适于输出被所述错误校正电路校正的错误已校正数据。4.根据权利要求2所述的存储器，其中所述地址是行地址的部分比特位。5.根据权利要求4所述的存储器，其中，所述数据轮转电路：根据所述行地址的部分比特位的电平来对输入到所述数据轮转电路的数据的顺序进行移位并输出经移位的数据，或将输入到所述数据轮转电路的数据没有任何移位地输出。6.根据权利要求4所述的存储器，其中，所述错误校正电路能够：a)校正从所述存储器核读取的数据中出现的1比特位错误，以及b)在从所述存储器核读取的数据中出现2个连续的比特位的错误的情况之中，校正一些情况中的错误，以及误校正其他情况中的错误。7.根据权利要求4所述的存储器，其中，所述错误校正电路能够：a)校正从所述存储器核读取的数据中出现的1比特位错误，以及b)在从所述存储器核读取的数据中出现2个连续的比特位的错误的情况之中，不误校正一些情况中的错误，以及误校正其他情况中的错误。8.一种存储器，包括：存储器核；以及ECC块，其适于：在写入操作期间，基于要写入到所述存储器核的数据来产生要写入到所述存储器核的错误校正码；以及在读取操作期间，基于...

【专利技术属性】
技术研发人员：都殷协，姜峦根，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：