熔断熔丝编程单元阵列制造技术

本发明专利技术公开了一种熔断熔丝编程单元阵列，包括：第n个efuse单元第一端连接第n位线，第n个efuse单元第三端连接第n字线；第n个电源控制管漏端连接编程电源，其栅端连接第n编程控制信号,其源端连接第n位线；奇数列读控制管漏端连接奇数列位线，其栅端连接第一读控制信号，其源端连接地；偶数列读控制管漏端连接偶数列位线，其栅端连接第二读控制信号，其源端连接一个SA模块；同一efuse单元行上的奇数列上efuse单元的MOS漏端通过功能控制管连接到相邻偶数列位线，该efuse单元行上各功能控制管栅极连接该efuse单元行的控制线。本发明专利技术提高了熔断熔丝编程单元阵列的使用灵活性，并实现每个存储位都具有冗余修正功能。现每个存储位都具有冗余修正功能。现每个存储位都具有冗余修正功能。

【技术实现步骤摘要】
熔断熔丝编程单元阵列


[0001]本专利技术涉及集成电路领域，特别是涉及一种熔断熔丝编程单元阵列。

技术介绍

[0002]eFuse基于电子迁移(EM)原理，通过熔断熔丝的方式实现编程功能。实质是efuse内部读模块把熔丝电阻值转换为对应的逻辑值，具体原理是通过比较电路将熔断发生前后的熔丝电阻和参考电阻进行对比而产生不同电平。然而，efuse单元在编程时可能会发生熔丝未熔断、编程后电阻过小等意外现象，导致读模块输出错误的逻辑值。
[0003]如果要对efuse单元编程输出进行修正，常规方法是在正常存储位之外增加冗余修正位。通过对这些冗余修正位的编程，将需修正位所在的地址信息和正确值记录在冗余区域。如果在读操作时，如果输入地址是有错误发生的地址，系统会忽略该地址所存储的错误值，而从冗余区域里读出预设的正确值，相当于对错误值进行了修正。这种修正方式采用的是非直接修正，也就是说为了修正1个错误位，需要花费十几个bit的区域来存储这个错误位所在的地址和正确值信息，因而占用冗余区域大而且修正量十分有限，相关电路和版图设计复杂，可靠性低。

技术实现思路

[0004]在
技术实现思路
部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0005]本专利技术要解决的第一个技术问题是提供一种既可以对所有存储区域的bit进行读写操作，也可以将存储物理区域一半的容量作为实际存储容量，而另一半容量作为前者的冗余区域的熔断熔丝编程单元阵列。
[0006]为解决上述技术问题，本专利技术提供的熔断熔丝编程单元阵列，包括：
[0007]多行efuse单元、多个电源控制管Mp、多个读控制管、多个功能控制管Nsw、多根控制线REWL、多根位线BL以及多根字线WL；
[0008]第n个efuse单元第一端连接第n位线BLn，第n个efuse单元第三端连接第n字线WLn；
[0009]第n个电源控制管Mpn,其漏端连接编程电源VDDQ，其栅端连接第n编程控制信号BLnC,其源端连接第n位线BLn；
[0010]奇数列读控制管Nbl,其漏端连接奇数列位线BL2n
‑
1，其栅端连接第一读控制信号RDR，其源端连接地；
[0011]偶数列读控制管Nsa,其漏端连接偶数列位线BL2n，其栅端连接第二读控制信号RD，其源端连接一个SA模块；
[0012]同一efuse单元行上的奇数列上efuse单元的MOS漏端通过功能控制管Nswn连接到
相邻偶数列位线BL，该efuse单元行上各功能控制管Nswn栅极连接该efuse单元行的控制线REWL。
[0013]其中，所述的熔断熔丝编程单元阵列，所述efuse单元，包括：
[0014]熔丝link，其第一端构成efuse单元第一连接端，efuse单元第一连接端连接位线BL，其第二端连接MOSN1的漏端；
[0015]MOSN1，其源端构成efuse单元第二连接端，efuse单元第二连接端连接地，其栅端构成efuse单元第三连接端，efuse单元第三连接端连接字线WL。
[0016]其中，所述的熔断熔丝编程单元阵列，电源控制管Mp是PMOS，读控制管、功能控制管Nsw和efuse单元的MOS是NMOS。
[0017]其中，所述的熔断熔丝编程单元阵列，第一读操作工作模式包括：
[0018]所有控制线REWL1～n信号为0，阵列中所有的奇数列位线上的efuse单元和偶数列位线之间断开，偶数列上的efuse单元有效，第n字线WLn为1，第二读控制信号RD为1，SA模块读取该行上efuse单元信息。
[0019]其中，所述的熔断熔丝编程单元阵列，第二读操作工作模式包括：
[0020]所有控制线REWL1～n信号为1，所有字线WL1～WLn为0，阵列中第n控制线REWLn所在行上奇数列位线上的efuse单元和偶数列位线之间短接；
[0021]第一读控制信号RDR控制奇数列的NMOS管连接该列位线BL和地；第二读控制信号RD为1，全部SA模块SA1～n的电流流过第n控制线REWLn的偶数列读控制管Nsa和奇数列efuse单元的熔丝，经过奇数列读控制管Nbl到地，将电阻值转换为逻辑值，即每行的偶数列efuse单元作为存储位，而相邻奇数列efuse单元作为该存储位的冗余。
[0022]在常规设计下，在正常存储区域外增设冗余容量区域来实现修正功能。通过对这些冗余修正位的编程，将需修正位所在的地址信息和正确值记录在冗余区域。如果在读操作时，如果输入地址是有错误发生的地址，系统会忽略该地址所存储的错误值，而从冗余区域里读出预设的正确值，相当于对错误值进行了修正。这种常规修正方式采用的是一种非直接修正机理，占用冗余区域大而且修正量十分有限，因为超过一定的修正量，会导致相关电路和版图设计变得十分复杂和繁琐，系统可靠性降低。
[0023]本专利技术efuse单元阵列结构在传统阵列基础上，增加了控制和工作模式，使得阵列的使用灵活性更强。阵列可以对所有存储区域的bit进行读写操作，也可以将存储物理区域50％容量作为实际存储容量，而另50％容量作为前者的冗余区域。本专利技术阵列还通过增设控制电路，节省了一半的SA模块数量。
[0024]本专利技术的熔断熔丝编程单元阵列包括两种读操作工作模式：常规模式和冗余模式。
[0025]读操作的常规模式如图5所示，在该模式工作时，REWL1～n＝0，阵列中所有的奇数列位线上的efuse单元和偶数列位线之间断开，偶数列上的efuse单元有效。WLn＝1，RD＝1，SA读取该行上efuse单元信息。
[0026]读操作的冗余模式如图6所示，REWLn＝1，WL1～n＝0，阵列中的REWLn所在行上奇数列位线上的efuse单元和偶数列位线之间短接；RDR＝1控制奇数列的NMOS管连接该列BL和地；RD＝1，SA1～n的电流流过REWLn选通NSa管、奇数列efuse单元的电阻，经过读控制管Nbl管到地，将电阻值转换为逻辑值，即每行的偶数列efuse单元作为存储位，而相邻奇数列
efuse单元作为该存储位的冗余。
附图说明
[0027]本专利技术附图旨在示出根据本专利技术的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本专利技术附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本专利技术附图不应当被解释为限定或限制由根据本专利技术的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本专利技术作进一步详细的说明：
[0028]图1是常规efuse单元示意图。
[0029]图2是常规efuse单元阵列示意图。
[0030]图3是本专利技术熔断熔丝编程单元示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种熔断熔丝编程单元阵列，其特征在于，包括：多行efuse单元、多个电源控制管(Mp)、多个读控制管、多个功能控制管(Nsw)、多根控制线(REWL)、多根位线(BL)以及多根字线(WL)；第n个efuse单元第一端连接第n位线(BLn)，第n个efuse单元第三端连接第n字线(WLn)；第n个电源控制管(Mpn),其漏端连接编程电源(VDDQ)，其栅端连接第n编程控制信号(BLnC),其源端连接第n位线(BLn)；奇数列读控制管(Nbl),其漏端连接奇数列位线(BL2n
‑
1)，其栅端连接第一读控制信号(RDR)，其源端连接地；偶数列读控制管(Nsa),其漏端连接偶数列位线(BL2n)，其栅端连接第二读控制信号(RD)，其源端连接一个SA模块；同一efuse单元行上的奇数列上efuse单元的MOS漏端通过功能控制管(Nswn)连接到相邻偶数列位线(BL)，该efuse单元行上各功能控制管(Nswn)栅极连接该efuse单元行的控制线(REWL)。2.如权利要求1所述的熔断熔丝编程单元阵列，其特征在于，所述efuse单元，包括：熔丝(link)，其第一端构成efuse单元第一连接端，efuse单元第一连接端连接位线(BL)，其第二端连接MOS(N1)的漏端；MOS(N1)，其源端构成efuse单元第二连接端，efus...

【专利技术属性】
技术研发人员：晏颖，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：