本公开提供了反熔丝存储单元及其数据写入方法和读取方法、电子设备。该反熔丝存储单元可包括半导体基底、栅氧化层、第一位线、第二位线及字线。半导体基底上形成有晶体管，一个反熔丝存储单元具有一个晶体管，晶体管包括栅极、源极及漏极。栅氧化层设置于半导体基底与栅极之间。第一位线与源极连接，第二位线与漏极连接，这两条位线可分别用于数据写入和数据读取。字线与栅极连接。本公开可在一个反熔丝存储单元上使用两根位线，以使采用本公开技术方案的半导体器件具有更高的良率和可信赖度。本公开可以明显降低反熔丝存储单元的加工难度，并能够进一步缩小反熔丝存储单元的尺寸，具有非常广阔的市场前景。具有非常广阔的市场前景。具有非常广阔的市场前景。
【技术实现步骤摘要】
反熔丝存储单元及其数据写入方法和读取方法、电子设备
[0001]本公开涉及半导体存储器
，更为具体来说，本公开能够提供 反熔丝存储单元及其数据写入方法和读取方法、电子设备。
技术介绍
[0002]目前，反熔丝(Anti
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Fuse)存储器作为一种辅助存储器。反熔丝存储 器一般可用来存储半导体器件序列号、裸片序列号、器件配置参数、密钥 或者启动程序等数据，具有可编程、功耗低以及安全性高等优点。
[0003]反熔丝存储器的最小单元一般由一个编程晶体管和一个选择晶体管 组成。选择晶体管具有开关功能，用于根据被施加的电压打开或关闭，以 控制是否进行数据存储。编程晶体管具有数据存储功能，存储“1”或“0”。 可见常用的反熔丝存储单元需要两个晶体管，占据半导体器件的空间相对 较大。随着半导体技术的不断发展，半导体器件的集成度越来越高。这就 要求反熔丝存储器尺寸减小且存储容量增加，传统的反熔丝存储单元已经 无法满足半导体器件的实际需求，亟需得到改进。
技术实现思路
[0004]为解决传统反熔丝存储单元存在的尺寸较大、无法满足半导体器件的 高集成化需求等问题，本公开能够提供一种反熔丝存储单元及其数据写入 方法和读取方法、电子设备，从而达到降低反熔丝存储单元的尺寸、提高 半导体器件的集成度和可靠性等目的。
[0005]为实现上述技术目的，本公开能够具体提供一种反熔丝存储单元。 该反熔丝存储单元可包括但不限于半导体基底、栅氧化层、第一位线、 第二位线及字线。半导体基底上形成有晶体管，一个反熔丝存储单元 具有一个晶体管，晶体管包括栅极、源极及漏极。栅氧化层设置于半 导体基底与栅极之间。第一位线与源极连接，第二位线与漏极连接， 这两条位线可分别用于数据写入和数据读取。字线与栅极连接。
[0006]为实现上述技术目的，本公开还能够提供一种电子设备，该电子设备 可包括但不限于本公开任一实施例中的反熔丝存储单元。
[0007]为实现上述技术目的，本公开可提供一种反熔丝存储单元的数据写入 方法。该数据写入方法包括但不限于如下的步骤：提供本公开任一实施例 中具有写入位线和读取位线的反熔丝存储单元，向字线施加第一预设电压、 向写入位线施加第二预设电压以及向读取位线施加第三预设电压，以击穿 栅氧化层，向所述反熔丝存储单元中写入“1”；其中，所述第一预设电压 与所述第二预设电压的差值大于第一阈值，所述第一预设电压与所述第三 预设电压的差值小于第二阈值。
[0008]为实现上述技术目的，本公开还能够具体提供一种反熔丝存储单元的 数据读取方法，提供本公开任一实施例中具有读取位线和写入位线的反熔 丝存储单元，向读取位线施加电源电压，并向字线施加接地端电压；根据 所述读取位线上的电压或电流确定所述反熔丝存储单元上存储的数据为
ꢀ“
1”或“0”。
[0009]本公开的有益效果为：本公开创新地在一个反熔丝存储器最小单元上 使用两根位线，可分别用于进行数据的写入和读取，以使采用本公开技术 方案的半导体器件具有更高的良率和可信赖度。由于本公开采用写入位线 和读取位线结构设计，可极大地降低反熔丝存储单元的加工难度，在加工 难度得到降低的条件下，本公开能够进一步缩小反熔丝存储单元的尺寸。
[0010]本公开提供的反熔丝存储单元仅使用了一个晶体管，所以基于本公开 制造的反熔丝存储器尺寸更小、结构更加精简。因此，本公开能够满足半 导体器件集成化和小尺寸的要求，极大提高了反熔丝存储器的存储密度。
[0011]本公开反熔丝存储单元的栅氧化层具有单一厚度，可见本公开提供的 栅氧化层的厚度不随位置的变化而变化。基于厚度可保持不变的栅氧化层 设计，本公开能够进一步降低反熔丝存储单元的加工难度。因此，本公开 在加工工艺方面能够明显地提高半导体器件良率、降低半导体器件的加工 成本，使本公开应用范围更广、市场前景更好。
附图说明
[0012]图1示出了本公开一些实施例中的一个反熔丝存储单元的器件剖面 结构示意图。
[0013]图2示出了本公开一些实施例中的多个反熔丝存储单元的器件平面 结构示意图。
[0014]图3示出了本公开一些实施例中的5
×
5反熔丝存储阵列的结构组成 示意图。
[0015]图中，
[0016]100、半导体基底。
[0017]200、栅极。
[0018]201、源极。
[0019]202、漏极。
[0020]300、栅氧化层。
[0021]400、字线。
[0022]500、第一位线。
[0023]501、第二位线。
[0024]600、第一接触部。
[0025]601、第二接触部。
[0026]700、有源区。
[0027]701、接触孔。
[0028]800、浅槽隔离层。
[0029]900、灵敏放大器。
具体实施方式
[0030]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述 只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略 了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0031]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是 按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省 略了某些细节。图中所示出
的各种区域、层的形状以及它们之间的相对大 小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所 偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大 小、相对位置的区域/层。
[0032]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时， 该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/ 元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么 当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0033]如图1、2所示，本公开一个或多个实施例能够提供一种反熔丝存储 单元，该反熔丝存储单元包括但不限于半导体基底100、晶体管、栅氧化 层300、字线400、第一位线500、第二位线501、第一接触部600、第二 接触部601等。可见，本公开提供的一个反熔丝存储单元可以只具有一个 晶体管，但具有两根位线(Dual Bit Line)。可理解的是，半导体基底100 可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI) 衬底、硅锗衬底、III
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V族化合物半导体衬底或通过执行选择性外延生长 (SEG)获得的外延薄膜衬底中的一种。
[0034]更为具体来说，第一位线500为写入位线(Write Bit Line，WBL)且 第一位线500用于将数据写入反熔丝存储单元，第二位线501为读取位线 (Read Bit Line，RBL)且第二位线501用于从反熔丝存储单元中读出数 据。或者第一本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种反熔丝存储单元，其特征在于，包括：半导体基底，所述半导体基底上形成有晶体管，所述晶体管包括栅极、源极及漏极；栅氧化层，设置于所述半导体基底与所述栅极之间；第一位线，与所述源极连接；第二位线，与所述漏极连接；字线，与所述栅极连接。2.根据权利要求1所述的反熔丝存储单元，其特征在于，所述第一位线为写入位线以及用于将数据写入反熔丝存储单元，所述第二位线为读取位线以及用于从反熔丝存储单元中读出数据；或者，所述第一位线为读取位线以及用于从反熔丝存储单元中读出数据，所述第二位线为写入位线以及用于将数据写入反熔丝存储单元。3.根据权利要求1或2所述的反熔丝存储单元，其特征在于，所述栅氧化层，厚度为一个固定值。4.根据权利要求1或2所述的反熔丝存储单元，其特征在于，还包括：第一接触部，形成于所述源极上；所述第一位线形成于所述第一接触部上；第二接触部，形成于所述漏极上；所述第二位线形成于所述第二接触部上。5.一种电子设备，其特征在于，包括权利要求1
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4中任一权利要求所述的反熔丝存储单元。6.根据权利要求5所述的电子设备，其特征在于，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。7.一种反熔丝存储单元的数据写入方法，其特征在于，包括：提供权利要求2
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4中任一权利要求所述的反熔丝存储...
【专利技术属性】
技术研发人员：李相惇，申靖浩，赵劼，杨涛，张欣，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：
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