一种半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法，所述半导体器件包括：衬底，且所述衬底包括第一区域和第二区域；浅沟槽隔离结构，设置在所述第一区域和所述第二区域上，且所述浅沟槽隔离结构低于所述衬底表面，形成开口；介质层，设置在所述开口内和所述衬底上，且所述介质层在所述第二区域的高度大于在所述第一区域的高度；栅极，设置在所述介质层上；源极，设置在所述衬底上，且所述源极位于所述栅极一侧；以及漏极，设置在所述衬底上，且所述漏极位于所述栅极的另一侧。通过本发明专利技术提供的一种半导体器件及其制作方法，可提高半导体器件的综合性能。能。能。

A semiconductor device and its manufacturing method

【技术实现步骤摘要】
一种半导体器件及其制作方法


[0001]本专利技术属于半导体
，特别涉及一种半导体器件及其制作方法。

技术介绍

[0002]随着半导体器件集成度的不断提高，半导体器件的一个普遍趋势是半导体器件微小化。且往往需要将多种类型的器件集成在一起进行制作，例如同一衬底上制备不同类型的晶体管，不同晶体管之间通过浅沟槽隔离结构进行隔离。但晶体管尺寸越小，晶体管易出现许多问题，如栅极电流泄露、硼穿透效应以及晶体管边缘浅沟槽隔离结构出现凹陷等，造成晶体管电性衰减，降低半导体器件的效应。
[0003]因此，如何获得高性能的半导体器件成为亟需解决的问题。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制作方法，通过本专利技术提供的一种半导体器件及其制作方法，可以提高半导体器件的综合性能。
[0005]为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术提供一种半导体器件，其至少包括：衬底，且所述衬底包括第一区域和第二区域；浅沟槽隔离结构，设置在所述第一区域和所述第二区域上，且所述浅沟槽隔离结构低于所述衬底表面，形成开口；介质层，设置在所述开口内和所述衬底上，且所述介质层在所述第二区域的高度大于在所述第一区域的高度；栅极，设置在所述介质层上；源极，设置在所述衬底上，且所述源极位于所述栅极一侧；以及漏极，设置在所述衬底上，且所述漏极位于所述栅极的另一侧。
[0006]在本专利技术一实施例中，所述浅沟槽隔离结构低于所述衬底表面10nm~30nm。
[0007]在本专利技术一实施例中，所述半导体器件包括侧墙结构，且所述侧墙结构位于所述栅极两侧，所述侧墙结构位于所述介质层上。
[0008]在本专利技术一实施例中，所述侧墙结构为单层绝缘层或为绝缘层与应力层的堆叠结构。
[0009]在本专利技术一实施例中，所述半导体器件包括钝化保护层，且所述钝化保护层设置在所述栅极、所述侧墙结构以及所述介质层上。
[0010]在本专利技术一实施例中，所述栅极包括第一金属栅极，且所述第一金属栅极两侧的所述衬底中设置有应力区。
[0011]在本专利技术一实施例中，所述应力区向所述第一金属栅极底部延伸，且延伸至所述侧墙结构和所述第二金属栅极连接处。
[0012]在本专利技术一实施例中，所述栅极包括第二金属栅极，且所述第二金属栅极两侧的
衬底中设置有轻掺杂区。
[0013]在本专利技术一实施例中，所述介质层在所述第一区域的厚度为2nm~5nm，所述介质层在所述第二区域的厚度为4nm~8nm。
[0014]在本专利技术一实施例中，所述栅极为单层金属、多层金属或金属与金属化合物堆叠结构。
[0015]本专利技术还提供一种半导体器件的制作方法，包括：提供一衬底，所述衬底包括第一区域和第二区域；在所述第一区域和所述第二区域上形成多个浅沟槽隔离结构；在去除所述衬底上的垫氧化层时，延长刻蚀时间，以移除部分所述浅沟槽隔离结构；在所述浅沟槽隔离结构上形成低于所述衬底表面的开口；在所述开口内及所述衬底上形成介质层，且所述介质层在所述第二区域的高度大于在所述第一区域的高度；在所述介质层上形成栅极；在所述衬底上形成源极，且所述源极位于所述栅极一侧；以及在所述衬底上形成漏极，且所述漏极位于所述栅极的另一侧。
[0016]本专利技术提供的一种半导体器件及其制作方法，能够减少浅沟槽隔离结构边缘凹陷现象，提高半导体器件的电学性能。在制备过程中，不添加光罩数目，简化制作流程，降低成本。且可以增加半导体器件的有效宽度，增加半导体器件的效能。综上所述，通过本专利技术提供一种半导体器件及其制作方法，可提高半导体器件的性能。
[0017]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0018]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为一实施例中衬底分布示意图。
[0020]图2为一实施例中浅沟槽隔离结构示意图。
[0021]图3为一实施例中阱区分布示意图。
[0022]图4为一实施例中开口示意图。
[0023]图5为一实施例中介质层示意图。
[0024]图6为一实施例中伪栅极示意图。
[0025]图7为一实施例中侧墙结构示意图。
[0026]图8为一实施例中轻掺杂区结构示意图。
[0027]图9至图11为一实施例中形成应力区的示意图。
[0028]图12为一实施例中自对准硅化物阻挡层示意图。
[0029]图13为一实施例中去除多晶硅层示意图。
[0030]图14为一实施例中金属栅极示意图。
[0031]图15为一实施例中第一金属栅极在衬底上的结构示意图。
[0032]图16为一实施例中第二金属栅极在衬底上的结构示意图。
[0033]图17为一实施例中钝化保护层示意图。
[0034]图18为一实施例中具有PMOS晶体管和NMOS晶体管的半导体器件示意图。
[0035]标号说明：110衬底；120垫氧化层；130垫氮化层；140图案化光阻层；141第一凹部；150浅沟槽隔离结构；160第一阱区；170第二阱区；180介质层；190伪栅极；191保护层；192多晶硅层；193遮蔽层；194抗反射层；200侧墙结构；201第一绝缘层；202第一应力层；203第二绝缘层；204第二应力层；210轻掺杂区；220应力区；230自对准硅化物阻挡层；240第一金属栅极；241第一阻挡层；242第一功函数金属层；243第一金属导电层；250第二金属栅极；251第二阻挡层；252第二功函数金属层；253第二金属导电层；260金属栅极；270钝化保护层；280绝缘层；11开口；12凹槽；13沟槽；14第二凹部；21源极；22栅极；23漏极。
具体实施方式
[0036]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0037]需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0038]在本专利技术中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，且所述衬底包括第一区域和第二区域；浅沟槽隔离结构，设置在所述第一区域和所述第二区域上，且所述浅沟槽隔离结构低于所述衬底表面，形成开口；介质层，设置在所述开口内和所述衬底上，且所述介质层在所述第二区域的高度大于在所述第一区域的高度；栅极，设置在所述介质层上；源极，设置在所述衬底上，且所述源极位于所述栅极一侧；以及漏极，设置在所述衬底上，且所述漏极位于所述栅极的另一侧。2.根据权利要求1所述的半导体器件，其特征在于，所述浅沟槽隔离结构低于所述衬底表面10nm~30nm。3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括侧墙结构，且所述侧墙结构位于所述栅极两侧，所述侧墙结构位于所述介质层上。4.根据权利要求3所述的半导体器件，其特征在于，所述侧墙结构为单层绝缘层或为绝缘层与应力层的堆叠结构。5.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件包括钝化保护层，且所述钝化保护层设置在所述栅极、所述侧墙结构以及所述介质层上。6.根据权利要求3所述的半导体器件，其特征在于，所述栅极包括第一金属栅极，且所述第一金属栅极两侧的所述衬底中设置有应力区...

【专利技术属性】
技术研发人员：陈维邦，吴志楠，郑志成，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：