【技术实现步骤摘要】
本专利技术属于半导体，特别涉及一种半导体结构及其制备方法。
技术介绍
1、电源管理集成电路（power management integratedcircuit，简称pmic）的本质是电源转换器，是将不稳定或者不适用的电源转换成电子产品可使用的稳定电源，并且该电源不受输入电压和负载变化的影响。
2、随着ic集成度的提高，市场对bcd（bipolar cmos dmos，单片集成工艺技术）的产品要求越来越高。在承受电压越来越高的情况下相应的有效面积就会增大。为了改善这一问题，dti（deep trench isolation，深沟道隔离）结构被采用，可以在更小的横向尺寸下获得更高的耐压。
3、dti隔离工艺为一种通过在芯片表面刻蚀深沟槽来隔离电路的工艺；dti隔离工艺在硅片上刻蚀出深度达到数微米的沟槽，然后在沟槽内填充一些绝缘材料，以此形成隔离结构；隔离机构可以有效地阻止不同电路之间的电流和电荷传输，形成电气隔离。
4、目前主流的dti结构分为两种：
5、请参阅图1所示，第一种深沟槽隔离结构：在刻蚀的第一沟槽20中填充sio2起到隔绝的作用，提高器件耐压；
6、请参阅图2所示，第二种深沟槽隔离结构：第二沟槽30刻蚀深度达到40um填充p-type poly可以与衬底10（p-sub）同型接触，起导线作用，将衬底10上的漏电流leakage和噪声noise引出；可以广泛的应用于车载以及电源转换产品上。
7、然而，由于第一种深沟槽隔离结构和第二种深沟槽隔离结构的刻
技术实现思路
1、本专利技术的目的在于提供一种半导体结构及其制备方法，解决了现有第一种深沟槽隔离结构和第二种深沟槽隔离结构无法同时做到一个器件上的技术问题。
2、相对于现有技术，本专利技术采用以下技术方案：
3、第一方面，本专利技术提供一种半导体结构的制备方法，包括：
4、提供一衬底；
5、在所述衬底上形成外延层和衬垫氧化层；
6、在衬底上形成第一沟槽和第二沟槽；所述第一沟槽和第二沟槽依次贯穿外延层、衬垫氧化层并延伸到衬底中；所述第二沟槽的深度大于所述第一沟槽的深度；所述第一沟槽和第二沟槽均为首尾相接的封闭沟槽；所述第二沟槽设置于第一沟槽外围，包围所述第一沟槽；
7、在所述第一沟槽和所述第二沟槽内沉积绝缘介质，在第一沟槽的侧壁形成第一绝缘介质层，在第二沟槽的侧壁形成第二绝缘介质层；第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度；
8、刻蚀第一沟槽和第二沟槽底部的绝缘介质，将第二沟槽底部的绝缘介质刻蚀穿，露出衬底；第一沟槽底部的绝缘介质未被刻蚀穿；
9、在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
10、本专利技术进一步的改进在于：所述在衬底上形成第一沟槽和第二沟槽的步骤，具体包括：
11、在衬垫氧化层上形成光刻胶层；
12、利用掩膜板，经过曝光和显影工艺在光刻胶层上形成第一沟槽图形和第二沟槽图形；所述第一沟槽图形的关键尺寸小于所述第二沟槽图形的关键尺寸；
13、以光刻胶层为掩膜，刻蚀第一沟槽图形和第二沟槽图形开口内的衬垫氧化层、外延层和衬底，刻蚀完成后，去除光刻胶层，形成第一沟槽和第二沟槽。
14、本专利技术进一步的改进在于：所述在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构的步骤，具体包括：
15、沉积多晶硅将第一沟槽和第二沟槽填满，并在器件顶部形成一层多晶硅层；
16、平坦化器件顶部的多晶硅层，直至露出衬垫氧化层；在衬底上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
17、本专利技术进一步的改进在于：所述第一沟槽和第二沟槽平行于衬底的截面为环形或者多边形。
18、本专利技术进一步的改进在于：所述第一沟槽的截面和所述第二沟槽的截面均呈口字形，所述第二沟槽设置于所述第一沟槽外围，包围所述第一沟槽；所述第二沟槽的开口宽度大于所述第一沟槽的开口宽度。
19、本专利技术进一步的改进在于：所述第一沟槽的侧壁角度为88°~89.5°；所述第二沟槽的侧壁角度为88°~89.5°。
20、本专利技术进一步的改进在于：第一沟槽和第二沟槽的间隔为2-2.5微米。
21、本专利技术进一步的改进在于：第一沟槽的关键尺寸（critical dimension，简称cd）为1.5um，更靠外第二沟槽的关键尺寸为2.5um。
22、本专利技术进一步的改进在于：所述在所述第一沟槽和所述第二沟槽内沉积绝缘介质的步骤中，所沉积的绝缘介质为sio2。
23、本专利技术进一步的改进在于：所述第一深沟槽隔离结构为隔离型深沟槽隔离结构；所述第二深沟槽隔离结构为导线型深沟槽隔离结构。
24、第二方面，本专利技术提供一种半导体结构，包括：
25、衬底；
26、外延层，所述外延层形成于所述衬底上；
27、衬垫氧化层，所述衬垫氧化层形成于所述外延层上；
28、第一沟槽，所述第一沟槽形成于所述衬底上；所述第一沟槽贯穿整个外延层、整个衬垫氧化层和部分衬底；
29、第一绝缘介质层，所述第一绝缘介质层形成于所述第一沟槽的侧壁和底部；
30、第一多晶硅层，所述第一多晶硅层填充于所述第一绝缘介质层中；
31、第二沟槽，所述第二沟槽形成于所述衬底上；所述第二沟槽贯穿整个外延层、整个衬垫氧化层和部分衬底；所述第二沟槽的深度大于所述第一沟槽的深度；
32、第二绝缘介质层，所述第二绝缘介质层形成于所述第二沟槽的侧壁；
33、第二多晶硅层，所述第二多晶硅层填充于所述第二绝缘介质层中并接触第二沟槽底部露出的衬底。
34、本专利技术进一步的改进在于：第二沟槽的开口宽度大于所述第一沟槽的开口宽度；所述第二沟槽设置于所述第一沟槽外围，包围所述第一沟槽。
35、相对于现有技术，本申请意想不到的技术效果为：
36、本专利技术提供一种半导体结构及其制备方法，在同一半导体结构上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构；第一深沟槽隔离结构和第二深沟槽隔离结构的沟槽深度不同；本专利技术在形成不同深度的沟槽时，通过控制第一沟槽的关键尺寸小于第二沟槽的关键尺寸，可以在一次工艺制程下，制备出深度不同的第一沟槽和第二沟槽，避免分次刻蚀，简化了工艺，节约了时间和成本。本专利技术中，由于第一沟槽的开口宽度小于第二沟槽的开口宽度，在沟槽内沉积绝缘介质时，第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度，对沟槽底部进行刻蚀时，通过控制刻蚀时间，使第二沟槽底部沉积的绝缘介质被刻蚀穿露出衬底，而第一沟槽底部沉积的绝缘介质较厚，在同一刻蚀时间下未被刻本文档来自技高网...
【技术保护点】
1.一种半导体结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在衬底上形成第一沟槽和第二沟槽的步骤，具体包括：
3.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构的步骤，具体包括：
4.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽和第二沟槽平行于衬底的截面为环形或者多边形。
5.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽的截面和所述第二沟槽的截面均呈口字形，所述第二沟槽设置于所述第一沟槽外围，包围所述第一沟槽；所述第二沟槽的开口宽度大于所述第一沟槽的开口宽度。
6.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽的侧壁角度为88°~89.5°；所述第二沟槽的侧壁角度为88°~89.5°。
7.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在所述第一沟槽和所述第二沟槽
8.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一深沟槽隔离结构为隔离型深沟槽隔离结构；所述第二深沟槽隔离结构为导线型深沟槽隔离结构。
9.一种半导体结构，其特征在于，包括：
10.根据权利要求9所述的一种半导体结构，其特征在于，第二沟槽的开口宽度大于所述第一沟槽的开口宽度。
...【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在衬底上形成第一沟槽和第二沟槽的步骤，具体包括：
3.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构的步骤，具体包括：
4.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽和第二沟槽平行于衬底的截面为环形或者多边形。
5.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽的截面和所述第二沟槽的截面均呈口字形，所述第二沟槽设置于所述第一沟槽外围，包围所述第一沟槽；所述第二沟槽的开口...
【专利技术属性】
技术研发人员：张立治，程洋，杨宗凯，陈信全，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：
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