制造具有混合堆叠的3D源极漏极以实现最优3D逻辑布局的方法技术

描述了用于不同3D晶体管堆叠体中的源极/漏极区的3D制作的方法，其中同时制作多个平面。这些方法允许制造任何3D源极/漏极序列以针对给定3D逻辑电路或设计来定制逻辑布局。描述了基于NMOS和PMOS场效应晶体管来形成堆叠式SRAM器件、双堆叠式SRAM器件和多个堆叠式反相器的示例。相器的示例。相器的示例。

【技术实现步骤摘要】
【国外来华专利技术】制造具有混合堆叠的3D源极漏极以实现最优3D逻辑布局的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2019年11月13日提交的美国临时专利申请号62/934,702和2020年4月10日提交的美国非临时专利申请号16/845,868的提交日期的优先权和权益，这些申请通过援引以其全部内容并入本文。

技术介绍


[0003]本披露内容涉及集成电路以及3D微电子器件的制作。

技术实现思路

[0004]本披露内容的各方面提供了用于不同3D晶体管堆叠体中的多个源极/漏极区的3D制作的方法。也就是说，可以同时制作多个平面。制作方法在本文中被描述为允许制造任何3D源极/漏极序列以针对给定3D逻辑电路或设计来定制逻辑布局。
[0005]第一实施例描述了一种方法：在衬底上形成多个纳米沟道堆叠体，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道，其中，堆叠体的每个纳米沟道与该堆叠体的每个其他纳米沟道间隔开，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料覆盖；从至少一个第一纳米沟道堆叠体去除该填充材料，同时至少一个第二纳米沟道堆叠体保持被该填充材料覆盖；通过外延生长工艺包括第一掺杂剂或第二掺杂剂在该至少一个第一纳米沟道堆叠体的相反端形成第一源极/漏极区；通过第一选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该第一选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该至少一个第二纳米沟道堆叠体的相反端的第一部分去除该填充材料，同时位于该第一部分下方的一个或多个纳米沟道保持被覆盖；通过该外延生长工艺包括第一掺杂剂或第二掺杂剂在该第一部分上形成第二源极/漏极区；通过第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜，该第二选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按该自上而下的方向从该第二纳米沟道堆叠体的相反端的第二部分去除该填充材料，使得露出至少一个附加纳米沟道的相反端；通过该外延生长工艺包括该第一掺杂剂或该第二掺杂剂在该第二部分上形成第三源极/漏极区；以及去除该保护膜。
[0006]第二实施例描述了一种制作3D堆叠式反相器的方法，该方法包括：在衬底上形成多个纳米沟道堆叠体，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道，其中，每个纳米沟道与每个其他纳米沟道间隔开，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料覆盖；从第一纳米沟道堆叠体去除该填充材料，同时第二纳米沟道堆叠体保持被该填充材料
覆盖；通过第一外延生长工艺和第一掺杂剂在该第一纳米沟道堆叠体的纳米沟道端形成第一源极/漏极区；通过选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该选择性沉积工艺在这些第一源极/漏极区上进行沉积而不在其他表面上沉积该保护膜；从该第二纳米沟道堆叠体去除该填充材料；通过第二外延生长工艺和第二掺杂剂在该第二纳米沟道堆叠体的相反端形成第二源极/漏极区；以及去除该保护膜。
[0007]第三实施例描述了一种制作3D堆叠式半导体器件的方法，该方法包括：在衬底上形成多个纳米沟道堆叠体，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道，其中，每个纳米沟道与每个其他纳米沟道间隔开，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料覆盖。该第三实施例的方法进一步包括：按自上而下的方向从第一纳米沟道堆叠体的第一部分的相反端去除该填充材料，同时位于该第一部分下方的这些纳米沟道的相反端保持被该填充材料覆盖；通过外延生长在该第一部分的相反端形成第一源极/漏极区，同时用第一掺杂剂或第二掺杂剂掺杂这些第一源极/漏极区；通过第一选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该第一选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜。按该自上而下的方向从该第一纳米沟道堆叠体的相反端的第二部分去除该填充材料，同时位于该第二部分下方的纳米沟道的相反端保持被覆盖；通过外延生长在该第一纳米沟道堆叠体的该第二部分的相反端形成第二源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第二源极/漏极区；通过第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜，该第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜。按该自上而下的方向从该第一纳米沟道堆叠体的第三部分去除该填充材料，从而露出一个或多个第三纳米沟道的相反端；通过外延生长在该第一纳米沟道堆叠体的该第三部分的露出的纳米沟道端形成第三源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第三源极/漏极区；以及从该第一纳米沟道堆叠体的所有源极/漏极区去除该保护膜。
[0008]注意，本
技术实现思路
部分并未指明本披露内容或要求保护的专利技术的每个实施例和/或递增的新颖方面。而是，本
技术实现思路
仅提供了对不同实施例以及胜过常规技术的新颖性对应点的初步讨论。对于本专利技术和实施例的附加细节和/或可能的观点而言，读者应查阅如下文进一步讨论的本披露内容的具体实施方式部分和对应附图。
[0009]上文对说明性实施例的一般描述及其下文详细描述仅是本披露内容的传授内容的示例性方面，而不是限制性的。
附图说明
[0010]通过参考以下在结合附图考虑时的具体实施方式，由于本专利技术变得更好理解而将容易获得对本专利技术及其许多附带优点的更完整的理解，在附图中：
[0011]图1A描绘了SRAM单元的电路图。
[0012]图1B展示了在衬底上的多个3D堆叠体。
[0013]图1C展示了垂直堆叠式3D单元。
[0014]图1D展示了用于形成3D堆叠式电路的加工单元。
[0015]图2示出了从左侧堆叠体去除填充材料。
[0016]图3示出了在左侧堆叠体上形成掺杂的S/D区。
[0017]图4展示了在左侧堆叠体上选择性沉积保护膜。
[0018]图5示出了从右侧堆叠体的第一纳米沟道的端去除填充材料以及在这些端形成S/D。
[0019]图6示出了保护膜覆盖在图5的右侧堆叠体的第一纳米沟道的端形成的S/D区。
[0020]图7示出了从右侧堆叠体的其余纳米沟道的端去除填充材料。
[0021]图8示出了在右侧堆叠体的其余纳米沟道的端形成掺杂的S/D区。
[0022]图9示出了去除所有保护膜后的垂直堆叠式3D单元。
[0023]图10A描绘了双SRAM单元的电路图。
[0024]图10B展示了由填充材料分隔开的3D SRAM单元的双堆叠体。
[0025]图11展示了去除填充材料后的图10B的左侧堆叠体。
[0026]图12示出了在图10B的左侧堆叠体的纳米沟道的端形成掺杂的S/D区。
[0027]图13示出了保护膜覆盖在图11的左侧堆叠体上形成的N+S/D本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种制作3D堆叠式半导体器件的方法，该方法包括：在衬底上形成多个纳米沟道堆叠体，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道，其中，堆叠体的每个纳米沟道与该堆叠体的每个其他纳米沟道间隔开，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料覆盖；从至少一个第一纳米沟道堆叠体去除该填充材料，同时至少一个第二纳米沟道堆叠体保持被该填充材料覆盖；通过第一外延生长工艺包括第一掺杂剂或第二掺杂剂在该至少一个第一纳米沟道堆叠体的相反端形成第一源极/漏极区；通过第一选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该第一选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该至少一个第二纳米沟道堆叠体的相反端的第一部分去除该填充材料，同时位于该第一部分下方的一个或多个纳米沟道保持被覆盖；通过第二外延生长工艺包括第一掺杂剂或第二掺杂剂在该第一部分上形成第二源极/漏极区；通过第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜，该第二选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按该自上而下的方向从该第二纳米沟道堆叠体的相反端的第二部分去除该填充材料，使得露出至少一个附加纳米沟道的相反端；通过第三外延生长工艺包括该第一掺杂剂或该第二掺杂剂在该第二部分上形成第三源极/漏极区；以及去除该保护膜。2.如权利要求1所述的方法，进一步包括，在从该至少一个第一纳米沟道堆叠体去除该填充材料之前，用光刻胶覆盖至少一个第二纳米沟道堆叠体的顶部；以及在从该至少一个第二纳米沟道堆叠体的相反端的第一部分去除该填充材料之前，去除该光刻胶。3.如权利要求1所述的方法，包括：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是N+掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；以及用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是P+掺杂剂。4.如权利要求1所述的方法，包括：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是P+掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；以及用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是N+掺杂剂。5.如权利要求1所述的方法，进一步包括要么：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是N+掺杂剂；用该第二掺杂剂掺杂这些第二源极/漏极区，其中，该第二掺杂剂是P+掺杂剂；用该第一掺杂剂掺杂这些第三源极/漏极区；要么
用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是P+掺杂剂；用该第二掺杂剂掺杂这些第二源极/漏极区，其中，该第二掺杂剂是N+掺杂剂；以及用该第一掺杂剂掺杂这些第三源极/漏极区。6.如权利要求1所述的方法，包括：用该第一掺杂剂掺杂这些第一源极/漏极区；用该第二掺杂剂掺杂这些第二源极/漏极区；以及用该第二掺杂剂掺杂这些第三源极/漏极区，其中，这些第二源极/漏极区和这些第三源极/漏极区等于该第二堆叠体的所有源极/漏极区。7.如权利要求1所述的方法，进一步包括：在该第一纳米沟道堆叠体和该第二纳米沟道堆叠体上形成局部互连；形成附加金属化层；在该金属化层上沉积TiN、TaN和TiAl层；去除替换金属栅极P型功函数金属(RMG PWFM)；形成替换金属栅极(RMG)；将一个堆叠体的每个栅极区从另一个堆叠体的栅极区切割出来；以及形成双镶嵌金属层水平和垂直连接。8.如权利要求1所述的方法，进一步包括在去除该保护膜之前：通过第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜，该第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该至少一个第二纳米沟道堆叠体的第三部分去除该填充材料，从而露出该第二部分下方的一个或多个第四纳米沟道的相反端；通过第四外延生长工艺在该第三部分的露出的纳米沟道端形成第四源极/漏极区，该第四外延生长工艺用该第一掺杂剂或该第二掺杂剂掺杂这些第四源极/漏极区；通过第四选择性沉积工艺在这些第四源极/漏极区上沉积该保护膜，该第四选择性沉积工艺在这些第四源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该至少一个第二纳米沟道堆叠体的第四部分去除该填充材料，从而露出该第三部分下方的一个或多个纳米沟道的相反端；以及通过第五外延生长工艺在该第四部分的露出的纳米沟道端形成第五源极/漏极区，该第五外延生长工艺用该第一掺杂剂或该第二掺杂剂掺杂这些第五源极/漏极区。9.如权利要求8所述的方法，进一步包括：用该第一掺杂剂掺杂这些第一源极/漏极区；用该第一掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区；用该第一掺杂剂或该第二掺杂剂掺杂这些第四源极/漏极区；以及用该第一掺杂剂掺杂这些第五源极/漏极区。10.如权利要求8所述的方法，包括：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是N+掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是P+掺杂剂；
用该第一掺杂剂掺杂这些第四源极/漏极区；以及用该第二掺杂剂掺杂这些第五源极/漏极区。11.如权利要求8所述的方法，包括：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是P+掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是N+掺杂剂；用该第一掺杂剂或该第二掺杂剂掺杂这些第四源极/漏极区；以及用该第二掺杂剂掺杂这些第五源极/漏极区。12.如权利要求8所述的方法，进一步包括：通过第五选择性沉积工艺在这些第五源极/漏极区上沉积该保护膜，该第五选择性沉积工艺在这些第五源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；通过以下操作在该至少一个第二纳米沟道堆叠体的这些第五源极/漏极区下方以自上而下的方式形成进一步掺杂的源极/漏极区：从一个或多个相反端逐步增量去除该填充材料，每次增量去除后在该一个或多个相反端外延生长掺杂的源极/漏极区，其中，这些掺杂的源极/漏极区是用该第一掺杂剂或该第二掺杂剂交替地掺杂的；在露出该第二纳米沟道堆叠体中的附加相反端之前在这些掺杂的源极/漏极区上选择性地沉积保护膜，其中，该保护膜仅选择性地沉积在这些掺杂...

【专利技术属性】
技术研发人员：马克，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：