一种SiCMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法技术

本发明专利技术公开了一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法，包括：衬底、GaN缓冲层、第一AlGaN势垒层、第二AlGaN势垒层、隔离槽；第一AlGaN势垒层上设有第一p

【技术实现步骤摘要】
一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法


[0001]本专利技术属于半导体器件
，具体涉及一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法。

技术介绍

[0002]随着摩尔定律的不断延续，硅基器件的制造成本和技术难度不断提高。并且受制于硅材料本身的物理特性(如较小的禁带宽度、较低的电子迁移率等)，使得Si基器件无法满足高压、高功率密度的应用需求，例如电源适配器、电动汽车充电。而氮化镓(GaN)具有电子迁移率高、禁带宽度大、导通损耗小等优点，十分适用于高压、高功率、高频领域。
[0003]由于p型GaN材料不易激活，以及宽禁带材料固有空穴迁移率低，阻碍了GaN CMOS技术的发展。基于此，传统的解决方法是将Si CMOS逻辑器件与化合物半导体通过多芯片模块组装等方式进行集成，这种方法面临互连距离长和由于引线键合引入的寄生电感而导致损耗高的问题，大大限制了器件的性能发挥，同时增加了电路制造的成本和复杂性。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]本专利技术实施例的第一方面提供一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路，包括：衬底、位于所述衬底上的GaN缓冲层、位于所述GaN缓冲层上的第一AlGaN势垒层和第二AlGaN势垒层；
>[0006]所述第一AlGaN势垒层和所述第二AlGaN势垒层之间具有隔离槽，所述隔离槽延伸至所述GaN缓冲层内；
[0007]所述第一AlGaN势垒层上设有第一p
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GaN层，所述第一p
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GaN层上设有SiN隔离层；所述SiN隔离层上设有p
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Si层；所述p
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Si层中设有N阱掺杂区和NMOS源漏区；所述N阱掺杂区内设有PMOS源漏区；所述p
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Si层上覆盖有栅介质层；
[0008]所述栅介质层上设有第一栅电极；所述第一栅电极的两侧分别设有第一源电极和第一漏电极；所述第一源电极和所述第一漏电极穿过所述栅介质层延伸至所述p
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Si层上且位于所述NMOS源漏区上；
[0009]所述栅介质层上设有第二栅电极；所述第二栅电极的两侧分别设有第二源电极和第二漏电极；所述第二源电极和所述第二漏电极穿过所述栅介质层延伸至所述p
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Si层上且位于所述PMOS源漏区上；
[0010]所述第二AlGaN势垒层上设有第二p
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GaN层、第三源电极和第三漏电极；
[0011]所述第三源电极和所述第三漏电极分别位于所述第二p
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GaN层的两侧；
[0012]所述第二p
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GaN层上设有第三栅电极；
[0013]所述隔离槽上覆盖有所述栅介质层，所述第二AlGaN势垒层、所述第二p
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GaN层、所述第三源电极、所述第三漏电极和所述第三栅电极上覆盖有所述栅介质层，且所述第三源电极、所述第三漏电极和所述第三栅电极上的栅介质层均开设有通孔；
[0014]所述第一漏电极与所述第二漏电极通过第一金属互联条电气连接；
[0015]所述第一栅电极与所述第二栅电极通过第二金属互联条电气连接；
[0016]所述GaN缓冲层的外侧边上具有台阶结构，GaN缓冲层的一侧的台阶结构的竖向侧壁由GaN缓冲层延伸至p
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Si层，另一侧的台阶结构的竖向侧壁由GaN缓冲层延伸至第二AlGaN势垒层。
[0017]在本专利技术的一个实施例中，所述p
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Si层印制到所述SiN隔离层上，Si CMOS逻辑器件与GaN电力电子器件单片异质集成。
[0018]在本专利技术的一个实施例中，所述栅介质层的材料为Al2O3；
[0019]所述第一栅电极和所述第二栅电极的材料为多晶硅；
[0020]所述第一源电极和所述第一漏电极分别与所述NMOS源漏区形成欧姆接触，且材料均为铝；
[0021]所述第二源电极和所述第二漏电极分别与所述PMOS源漏区形成欧姆接触，且材料均为铝。
[0022]在本专利技术的一个实施例中，所述第三源电极和所述第三漏电极的材料均包括自下而上层叠的钛、铝、镍和金，且与所述第二AlGaN势垒层形成欧姆接触；
[0023]所述第三栅电极的材料包括自下而上层叠的镍和金，且与所述第二p
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GaN层形成欧姆接触。
[0024]在本专利技术的一个实施例中，所述衬底的材料为蓝宝石或硅，厚度为400
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500μm；
[0025]所述GaN缓冲层的厚度为1
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5μm；
[0026]所述第一AlGaN势垒层和所述第二AlGaN势垒层的厚度均为15
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30nm；
[0027]所述第一p
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GaN层和所述第二p
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GaN层的厚度均为70
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120nm；
[0028]所述SiN隔离层的厚度为150
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200nm；
[0029]所述第一金属互联条和所述第二金属互联条的厚度均为200
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300nm。
[0030]在本专利技术的一个实施例中，所述p
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Si层的厚度为100
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300nm；
[0031]所述第一栅电极和所述第二栅电极的厚度均为100
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200nm；
[0032]所述第一源电极、所述第一漏电极、所述第二源电极和所述第二漏电极的厚度均为30
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100nm；所述栅介质层的厚度为10
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30nm。
[0033]在本专利技术的一个实施例中，所述第三源电极和所述第三漏电极的厚度均为260nm；所述第三栅电极的厚度为120
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250nm。
[0034]本专利技术实施例的第二方面提供一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路制备方法，包括：
[0035]步骤一、制备SiN/p
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GaN/AlGaN/GaN/衬底基片；
[0036]步骤二、对SOI晶片制备得到待转移p
‑
Si薄膜产品；
[0037]步骤三、采用转移印刷技术，将所述待转移p
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Si薄膜产品的p
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Si薄膜转印在所述SiN/p
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GaN/AlGaN/GaN/衬底基片上以形成Si有源层，且所述Si有源层位于所述SiN/p
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GaN/AlGaN/GaN/衬底基片的一侧；
[0038]步骤四、在所述Si有源层的一侧刻蚀深至GaN缓冲层的隔离槽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路，其特征在于，包括：衬底(10)、位于所述衬底(10)上的GaN缓冲层(20)、位于所述GaN缓冲层(20)上的第一AlGaN势垒层(30)和第二AlGaN势垒层(40)；所述第一AlGaN势垒层(30)和所述第二AlGaN势垒层(40)之间具有隔离槽(50)，所述隔离槽(50)延伸至所述GaN缓冲层(20)内；所述第一AlGaN势垒层(30)上设有第一p
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GaN层(31)，所述第一p
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GaN层(31)上设有SiN隔离层(32)；所述SiN隔离层(32)上设有p
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Si层(33)；所述p
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Si层(33)中设有N阱掺杂区(331)和NMOS源漏区(332)；所述N阱掺杂区(331)内设有PMOS源漏区(333)；所述p
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Si层(33)上覆盖有栅介质层(60)；所述栅介质层(60)上设有第一栅电极(34)；所述第一栅电极(34)的两侧分别设有第一源电极(35)和第一漏电极(36)；所述第一源电极(35)和所述第一漏电极(36)穿过所述栅介质层(60)延伸至所述p
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Si层(33)上且位于所述NMOS源漏区(332)上；所述栅介质层(60)上设有第二栅电极(37)；所述第二栅电极(37)的两侧分别设有第二源电极(38)和第二漏电极(39)；所述第二源电极(38)和所述第二漏电极(39)穿过所述栅介质层(60)延伸至所述p
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Si层(33)上且位于所述PMOS源漏区(333)上；所述第二AlGaN势垒层(40)上设有第二p
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GaN层(41)、第三源电极(42)和第三漏电极(43)；所述第三源电极(42)和所述第三漏电极(43)分别位于所述第二p
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GaN层(41)的两侧；所述第二p
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GaN层(41)上设有第三栅电极(44)；所述隔离槽(50)上覆盖有所述栅介质层(60)，所述第二AlGaN势垒层(40)、所述第二p
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GaN层(41)、所述第三源电极(42)、所述第三漏电极(43)和所述第三栅电极(44)上覆盖有所述栅介质层(60)，且所述第三源电极(42)、所述第三漏电极(43)和所述第三栅电极(44)上的栅介质层(60)均开设有通孔；所述第一漏电极(36)与所述第二漏电极(39)通过第一金属互联条(70)电气连接；所述第一栅电极(34)与所述第二栅电极(37)通过第二金属互联条(80)电气连接；所述GaN缓冲层(20)的外侧边上具有台阶结构，所述GaN缓冲层(20)的一侧的台阶结构的竖向侧壁由所述GaN缓冲层(20)延伸至所述p
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Si层(33)，另一侧的台阶结构的竖向侧壁由所述GaN缓冲层(20)延伸至所述第二AlGaN势垒层(40)。2.根据权利要求1所述的一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路，其特征在于，所述p
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Si层(33)印制到所述SiN隔离层(32)上，Si CMOS逻辑器件与GaN电力电子器件单片异质集成。3.根据权利要求1所述的一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路，其特征在于，所述栅介质层(60)的材料为Al2O3；所述第一栅电极(34)和所述第二栅电极(37)的材料为多晶硅；所述第一源电极(35)和所述第一漏电极(36)分别与所述NMOS源漏区(332)形成欧姆接触，且材料均为铝；所述第二源电极(38)和所述第二漏电极(39)分别与所述PMOS源漏区(333)形成欧姆接触，且材料均为铝。4.根据权利要求1所述的一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电
路，其特征在于，所述第三源电极(42)和所述第三漏电极(43)的材料均包括自下而上层叠的钛、铝、镍和金，且与所述第二AlGaN势垒层(40)形成欧姆接触；所述第三栅电极(44)的材料包括自下而上层叠的镍和金，且与所述第二p
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GaN层(41)形成欧姆接触。5.根据权利要求1所述的一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路，其特征在于，所述衬底(10)的材料为蓝宝石或硅，厚度为400
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500μm；所述GaN缓冲层(20)的厚度为1
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5μm；所述第一AlGaN势垒层(30)和所述第二AlGaN势垒层(40)的厚度均为15
‑
30nm；所述第一p
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GaN层(31)和所述第二p
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GaN层(41)的厚度均为70
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120nm；所述SiN隔离层(32)的厚度为150
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200nm；所述第一金属互联条(70)和所述第二金属互联条(80)的厚度均为200
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300nm。6.根据权利要求1所述的一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路，其特征在于，所述p
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Si层(33)的厚度为100
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300nm；所述第一栅电极(34)和所述第二栅电极(37)的厚度均为100
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200nm；所述第一源电极(35)、所述第一漏电极(36)、所述第二源电极(38)和所述第二漏...

【专利技术属性】
技术研发人员：张苇杭，刘茜，张进成，黄韧，樊昱彤，赵胜雷，刘志宏，郝跃，张晓东，
申请(专利权)人：西安电子科技大学广州研究院，
类型：发明
国别省市：