本发明专利技术涉及流水线模数转换器（ＡＤＣ）技术领域，公开了一种消去采样保持电路的流水线ＡＤＣ，该流水线ＡＤＣ中的第一级乘法数模转换电路（ＭＤＡＣ）采用１．５比特的结构。本发明专利技术同时公开了一种应用消去采样保持电路的１０位流水线ＡＤＣ以及一种在流水线ＡＤＣ中消去采样保持电路的方法。利用本发明专利技术，提高了对电压误差的容忍程度，减小了由于采样时刻或采样时间常数不同导致的第一级ＭＤＡＣ采样电压和第一级子ＡＤＣ采样电压之间的误差。
【技术实现步骤摘要】
本专利技术涉及流水线模数转换器(Analog to Digital Circuit, ADC)技术 领域，尤其涉及一种消去釆样保持电路的流水线ADC和在流水线ADC中 消去采样保持电路的方法，特别是一种10比特的消去采样保持电路的流 水线ADC。
技术介绍
流水线ADC是目前ADC中在速度、精度、功耗和面积折中优势最明 显的。在流水线ADC中，对前端采样保持电路的性能要求是最高的，它 的精度要达到整个ADC所需的精度，所以功耗通常比较大，在很多流水 线ADC中，采样保持电路的功耗要占到整个ADC的三分之一以上。同时， 采样保持电路占用了很大的芯片面积，它的噪声对ADC的贡献很大。消 去采样保持电路对降低整个ADC的功耗、面积有非常明显的优势。尽管消去采样保持电路可以带来很多优势，同时也存在一些问题。在 没有采样保持电路的时候，ADC外部输入电压直接输入给第一级乘法数 模转换电路(Multiplying Digital to Analog Circuit, MDAC)和第一级子模 数转换器(SUBADC)进行采样。第一级MDAC在它的余差放大相进行 余差放大的电压是MDAC的采样相结束时存储在采样电容和反馈电容上 的电压；第一级SUBADC在它的比较相与参考电压进行比较的电压是 SUBADC中的采样电容在采样相结束时存储的电压。这两个电压并不相 等，如果差值超过了比较器所能校正的范围，则会产生错误的输出码，严 重影响流水线ADC的性能。引起两个电压不相等的主要原因有两个， 一个是第一级MDAC和第 一级SUBADC的釆样相结束时刻不同，即控制第一级MDAC和第一级 SUBADC进行采样的时钟信号之间有偏差，当输入信号频率较高时，在这 个偏差时间内，输入信号的电压变化较大，使得MDAC进行余差放大的电压和SUBADC比较的电压值差别较大；另一个是采样的时间常数不同， 即对输入信号的响应不同，输入信号频率较高时，在采样时刻结束时 MDAC采样电容上的电压和比较器采样电容上的电压差别较大，使得 MDAC进行余差放大的电压和SUBADC比较的电压值差别较大。所以传 统的流水线ADC采样保持电路消去技术通常应用于采样率较低的流水线 ADCo
技术实现思路
(一) 要解决的技术问题有鉴于此，本专利技术的一个目的在于提供一种消去采样保持电路的流水 线模数转换器，以提高对电压误差的容忍程度，减小第一级MDAC采样 电压和第一级子ADC采样电压之间的误差。本专利技术的另一个目的在于提供一种在流水线模数转换器中消去采样 保持电路的方法，以提高对电压误差的容忍程度，减小第一级MDAC采 样电压和第一级子ADC釆样电压之间的误差。(二) 技术方案为达到上述一个目的，本专利技术提供了一种消去采样保持电路的流水线 模数转换器，该流水线模数转换器中的第一级乘法数模转换电路(MDAC) 采用1.5比特的结构。优选地，所述第一级MDAC电路中与采样相关的开关包括Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2，该流水线模数转换器包括一第一级子模数转换器 SUBADC，该第一级SUBADC中与采样相关的开关包括Sc3、 Sc4、 Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该流水线模数转换器进一步采用同一个时钟信号phle控制Scl 、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6。优选地，在该流水线模数转换器中，所述第一级MDAC中与采样相 关的开关管的长度和第一级比较器中与采样相关的开关管的长度相等；所 述第一级MDAC中与采样相关的开关管的宽度和第一级比较器中与采样相关的开关管得宽度的比例，根据第一级MDAC中采样电容大小与第一 级比较器中釆样电容大小的比例进行设置，当第一级MDAC中采样电容 大小与第一级比较器中采样电容大小的比例为M时，M为自然数，第一 级MDAC中与采样相关的开关管宽度和第一级比较器中与采样相关的开 关管宽度的比例为M或2M。为达到上述一个目的，本专利技术提供了一种消去采样保持电路的流水线 模数转换器，该流水线模数转换器包括流水子级，用于对接收自流水线模数转换器(ADC)输入端的信号进 行模数转换和余差放大，将得到的数字码输出给延时同步寄存器阵列，模 拟信号输出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移 位相加，得到ADC的数字输出。优选地，所述流水子级的个数为9个，分别为STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 8和FLASH;其中，输入信号直接送入STAGE1，由STAGE1中的子模数转换器处 理，产生2位数字码；该2位数字码被送入延时同步寄存器序列的同时送 入STAGE1的MDAC电路，STAGE1的MDAC电路产生放大的余差信号 送入STAGE2进行处理；该过程重复一直到第8级，最后一级仅进行模数 转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大；各级 所产生的所有18位数字码经过延时同步寄存器序列进行延时对准，然后 经数字纠错模块进行处理输出最终的IO位数字码。为达到上述另一个目的，本专利技术提供了一种在流水线模数转换器中消 去采样保持电路的方法，该方法将流水线模数转换器中的第一级乘法数模 转换电路MDAC采用L5比特的结构，以扩大第一级比较器的误差校正范 围。优选地，所述第一级MDAC电路中与采样相关的开关包括Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2，该流水线模数转换器包括一第一级子模数转换器 SUBADC，该第一级SUBADC中与采样相关的开关包括Sc3、 Sc4、 Sc5、Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该方法进一步采用同一个时钟信号phle控制 Scl、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6，消除第一级MDAC釆样时刻与 第一级比较器采样时刻之间的差。优选地，该方法进一步包括将第一级MDAC中与釆样相关的开关 管的长度和第一级比较器中与采样相关的开关管的长度设置为相等；并将 第一级MDAC中与釆样相关的开关管的宽度和第一级比较器中与采样相 关的开关管的宽度的比例，根据第一级MDAC中采样电容大小与第一级 比较器中采样电容大小的比例进行设置，当第一级MDAC中采样电容大 小与第一级比较器中采样电容大小的比例为M时，M为自然数，第一级 MDAC中与采样相关的开关管宽度和第一级比较器中与采样相关的开关 管宽度的比例为M或2M，使得给采样电容充电的时间常数相等。(三)有益效果 从上述技术方案可以看出，本专利技术具有以下有益效果1、 利用本专利技术，由于第一级MDAC采用1.5比特的结构，比较器的 误差校正范围大于多比特的结构，使得在第一级MDAC的采样电压值与 第一级比较器的采样电压值相差Vref/4以内，流水线ADC都能够本文档来自技高网...
【技术保护点】
一种消去采样保持电路的流水线模数转换器，其特征在于，该流水线模数转换器中的第一级乘法数模转换电路ＭＤＡＣ采用１．５比特的结构。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑晓燕，周玉梅，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[中国|北京]
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