一种模拟数字转换器制造技术

本发明专利技术提供的一种模拟数字转换器包括：采样保持电路（１），用于采样并保持输入的模拟电压；数字模拟转换电路（２），用于将数字信号转化为模拟电压；比较器（３），用于比较采样保持电路（１）中保持的输入的模拟电压和由数字模拟转换器（２）输出的模拟电压；逐次逼近寄存器（４），用于逐次接收并存储比较器（３）的输出结果，并将输出结果发送到数字模拟转换电路（２）；其中，所述模拟数字转换器还包括开关（５），其一端连接在比较器（３）的输入端，用于使比较器（３）在等待阶段的输入为低电平。所述模拟数字转换器通过连接在比较器（３）的输入端的开关（５）实现了在等待阶段使比较器（３）几乎没有电流消耗，降低了模拟数字转换器的功耗。

【技术实现步骤摘要】

本专利技术涉及一种模拟数字转换器。
技术介绍
本专利技术涉及的模拟数字转换器是逐次逼近型模拟数字转换器，该模拟数 字转换器的基本工作原理是将参考电压与采样保持后的模拟电压逐步进行 比较，比较结果以相应的二进制代码表示。所述逐次逼近型模拟数字转换器包括采样保持电路，用于采样并保持 输入的模拟电压；数字模拟转换电路，用于将数字信号转化为模拟电压；比 较器，用于比较采样保持电路中被保持的输入的模拟电压和由数字模拟转换 器输出的模拟电压；逐次逼近寄存器，用于逐次接收并存储比较器的输出结 果，并将输出结果发送到数字模拟转换电路。图1为传统的逐次逼近型模拟数字转换器的结构电路图。如图1所示， 模拟二选一开关组6的输出端与电容阵列7的各个电容的下极板相连，电容 阵列7的上极板与反相器8的输入端相连，反相器8、三态反相器9以及缓 冲反相器10依次连接，第一开关11的两端分别连接在反相器8的输入端和 输出端。第二开关12的一端连接在三态反相器9和缓冲反相器10之间，另 一端接低电平。缓冲反相器10的输出端与逐次逼近寄存器4的输入端相连。 模拟二选一开关组6和电容阵列7便构成了上述的采样保持电路；模拟二选 一开关组6构成了上述的数字模拟转换电路；反相器8、三态反相器9和缓 冲反相器10、第一开关11以及第二开关12便构成了上述的比较器。下面介绍整个模拟电路的工作原理转换启动信号ADSST为高电平时当模拟数字转换器处于采样保持阶段时，逐次逼近寄存器4输出的全是低电平，模拟二选一开关组6选择模拟 输入电压Vi对电容阵列7下极板充电，同时第一开关ll导通，反相器8的 输入端和输出端短接，三态门开关13截止而使三态反相器9处于高阻态， 第二开关12导通，电容上极板上的电压为Vi—Vth，其中，Vth为反相器8 的阈值电压。在采样保持阶段后，模拟数字转换器进入逐次比较阶段，逐次 逼近寄存器4的最高有效位MSB置高电平，模拟二选一开关组6选择参考 电压VREF，数字模拟转换电路的输出电压Vd为1/2VREF，此时第一开关 11和第二开关12截止，三态门开关13导通，反相器8、三态反相器9和缓 冲反相器10均导通，反相器8的输入端电压为Vd— (Vi-Vth)，此时反相器 8作为正常的反相器使用，其阈值电压为Vth，当Vd— (Vi-Vth)小于Vth 时，反相器8输出高电平；当Vd— (Vi-Vth)大于Vth，反相器8输出低电 平。实际上Vd— (Vi-Vth)与Vth的比较也就是Vi和Vd之间的比较，即 当Vd小于Vi，反相器8输出高电平；当Vd大于Vi，反相器8输出低电平。 反相器8输出的高低电平经过三态反相器9和缓冲反相器10放大后被输入 到逐次逼近寄存器4中。逐次逼近寄存器4根据比较器3的输出确定模拟二 选一开关组6中各个开关的导通和截止，即决定输入到比较器3中的电压 Vd，然后比较器3进行下一轮的比较，直到Vd逼近模拟输入电压Vi为止。 在采样保持阶段，通过将三态反相器9置为高阻态和将第二开关12导 通以使三态反相器9和缓冲反相器10的功耗为零，实现了电路的低功耗。 但在转换启动信号为低电平时，模拟数字转换器处于逐次比较阶段与下一次 采样保持阶段之间的等待阶段，由于上一次转换结束的时候反相器8的输入 端电压会逼近其阈值电压，这样会导致反相器8的电流消耗一直维持在很高 的水平，直到转换启动信号为高电平。在微控制器和电源管理等系统中，模 拟数字转换器的中断响应级别很低，等待中断响应的时间可能会很长，这样 转换启动信号ADSST可能会长时间为低电平，反相器8的电流消耗会长时间处于很高的水平，这样使模拟数字转换器的功耗大大增加。传统的降低模拟数字转换器功耗基本上是通过改变比较器的内部结构 而实现，这种通过改变比较器的内部结构以降低功耗增加了设计的复杂度。
技术实现思路
本专利技术的目的是为了解决现有的通过改变比较器的结构以降低模拟数 字转换器功耗的方法比较复杂的不足，提供了一种结构简单的低功耗的模拟 数字转换器。本专利技术提供的模拟数字转换器包括采样保持电路，用于采样并保持输入的模拟电压；数字模拟转换电路，用于将数字信号转化为模拟电压；比较 器，用于比较采样保持电路中保持的输入的模拟电压和由数字模拟转换器输 出的模拟电压；逐次逼近寄存器，用于逐次接收并存储比较器的输出结果， 并将输出结果发送到数字模拟转换电路；其中，所述模拟数字转换器还包括 开关，其一端连接在比较器的输入端，用于使比较器在等待阶段的输入为低 电平。本专利技术提供的模拟数字转换器在工作状态即转换启动信号为高电平时， 开关断开，比较器正常工作；而当模拟数字转换器处于等待阶段，即转换启 动信号为低电平时，开关导通，比较器的输入为低电平，这使得比较器在等 待阶段的电流消耗几乎为零，从而降低了模拟数字转换器的功耗。附图说明图1为现有技术中的模拟数字转换器的结构电路图2为本专利技术提供的模拟数字转换器的结构图3为本专利技术提供的模拟数字转换器的结构电路具体实施例方式下面参考附图详细描述本专利技术。图2为本专利技术提供的模拟数字转换器的结构图。如图2所示，本专利技术提 供的模拟数字转换器包括采样保持电路1，用于采样并保持输入的模拟电 压；数字模拟转换电路2，用于将数字信号转化为模拟电压；比较器3，用 于比较采样保持电路中保持的输入的模拟电压和由数字模拟转换器输出的 模拟电压；逐次逼近寄存器4，用于逐次接收并存储比较器3的输出结果， 并将输出结果发送到数字模拟转换电路2;其中，所述模拟数字转换器还包 括开关5，其一端连接在比较器3的输入端，用于使比较器3在等待阶段的 输入为低电平。所述开关5可以是本领域所公知的各种开关，如单刀单掷开关、按钮开 关等，其一端连接在比较器3的输入端，另一端接低电平，可以人为地控制 开关的通断，使比较器3在等待阶段的输入为低电平。优选情况下，如图3所示，所述开关5为PMOS晶体管，所述PMOS 晶体管的栅极与逐次逼近寄存器4的转换启动信号输出端相连，源极接地， 漏极连接在比较器3的输入端；或者是所述PMOS晶体管的栅极与逐次逼近 寄存器4的转换启动信号输出端相连，漏极接地，源极连接在比较器3的输 入端。这样当转换启动信号ADSST为高电平时，即模拟数字转换器处于采 样保持阶段或者逐次比较阶段，开关5断开；当转换启动信号ADSST为低 电平时，即模拟数字转换器处于等待阶段，开关5导通。这样可以通过转换 启动信号ADSST精确地控制开关5的开启和关断，从而更大限度地节约功 耗。图3为本专利技术的模拟数字转换器的结构电路图，如图3所示，所述采样 保持电路1包括模拟二选一开关组6和电容阵列7，所述模拟二选一开关组 6与电容阵列7的各个电容的下极板相连。在采样保持阶段，模拟输入电压Vi通过模拟二选一开关组6给电容阵列7充电。如图3所示，所述比较器3包括反相器8、三态反相器9、缓冲反相器 10第一开关11以及第二开关12，所述反相器8、三态反相器9以及缓冲反 相器10依次连接，第一开关11的两端分别连接在反相器8的输入端和输出 端，第二开关12的一端连接在三态反相器9和缓冲反相器10之间，另一端 接低电平；所述反相器8的输入端与所述电容阵列7的上极板相连，缓冲反 相器10的输出端与逐次逼近寄本文档来自技高网...

【技术保护点】
一种模拟数字转换器，所述转换器包括：　采样保持电路（１），用于采样并保持输入的模拟电压；　数字模拟转换电路（２），用于将数字信号转化为模拟电压；　比较器（３），用于比较采样保持电路（１）中保持的输入的模拟电压和由数字模拟转换器（２）输出的模拟电压；　逐次逼近寄存器（４），用于逐次接收并存储比较器（３）的输出结果，并将输出结果发送到数字模拟转换电路（２）；其特征在于，　所述模拟数字转换器还包括开关（５），其一端连接在比较器（３）的输入端，用于使比较器（３）在等待阶段的输入为低电平。

【技术特征摘要】

【专利技术属性】
技术研发人员：冯卫，韩贞友，周兴健，
申请(专利权)人：比亚迪股份有限公司，
类型：发明
国别省市：94[]