数字锁相环电路以及方法技术

技术编号:3419474 阅读:125 留言:0更新日期:2012-04-11 18:40
一种数字PLL电路包括:脉冲噪声抑制器,抑制外部输入的基准时钟的脉冲噪声分量,输出抑制噪声的基准时钟至捕获器和鉴相器;捕获器,根据按照动作模式信号从外部输入的基准时钟生成复位信号;鉴相器,由复位信号复位,将基准时钟的相位和与基准时钟信号同频的自分频时钟的相位比较,生成鉴相信号;和频率合成器,通过根据鉴相信号改变系统时钟的分频比生成校正的时钟信号和作为最终输出的动作时钟信号。(*该技术在2018年保护过期,可自由使用*)

【技术实现步骤摘要】

【技术保护点】
一种数字PLL电路,包括: 捕获器,用于根据按照用于与外部系统同步的动作模式信号从外部输入的基准时钟信号生成复位信号; 鉴相器,其由复位信号进行复位,用于将基准时钟信号的相位和与该基准时钟信号同频的自分频的第一时钟信号的相位进行比较,并生成鉴相信号;以及 频率合成器,用于根据鉴相信号改变系统时钟信号的分频比来生成校正的时钟信号和锁定为最后输出的动作时钟信号。

【技术特征摘要】
...

【专利技术属性】
技术研发人员:李益镛
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:KR[韩国]

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