使用CMOS负阻抗终端的高频时钟信号分配制造技术

本发明专利技术公开了一种用于具有高频时钟的集成电路内部的同步电路操作的系统。该系统包括用于提供时钟信号和时钟信号补码的振荡器。使用双导线传输线来分配时钟信号。该双导线传输线具有与所述时钟信号耦合的第一导线和与时钟信号补码耦合的第二导线，并将差分时钟信号提供给所述集成电路内的分支电路。将负阻抗传输线终端平行与所述传输线相连。该终端增加了时钟信号的渡越时间和时钟信号补码的渡越时间，以便于在集成电路内提供高频率的电路同步。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
概括地说，本专利技术涉及集成电路内部的时钟信号分配，并且尤其是涉及一种差分时钟信号分配系统。更特别地，本专利技术涉及一种使用负阻抗终端的差分时钟信号分配网络。集成电路内部逻辑电路的同步是通过将一个主时钟信号分配给每个定时临界电路来完成的。当数据被计时时，诸如一个微处理器的信息处理单元的正确的操作需要所有的数字信号都处于一种稳定的状态。在所有的“计时”系统中都有一个控制数据传输的主时钟。在集成电路中一般使用一个振荡器和一个中央缓存器来产生和放大时钟信号以用于分配给数字分支电路。与一个集成电路衬底不相连的分支电路的互连需要长导线以便于将其装配在该集成电路上。集成电路变得越来越大并且与分支电路的分离距离也增加。当从中央缓存器内部的驱动晶体管到分支电路的接收晶体管的距离变得足够长以至于对信号的特性和传播时间有不利地影响时，这个互连线可以被称为“长线”。使用集成电路内部的时钟信号来控制数据和同步控制信号的移动。大规模的设计需要许多不同的电路同步并且运行于相同的速度。在这种系统中，必须在大规模芯片面积范围内分配一个高频时钟信号。目前，由于长导线和长导线终端的寄生特性使得在1千兆赫的范围内分配时钟信号的努力显得犹豫不定。驱动许多变换晶体管(sink transistor)的一个源晶体管产生一个“扇出”(“fan-out”)拓扑结构。通常把扇出电路称为“树结构”或“扇出树”。一个传播信号上的扇出树具有有害的负载特性。当扇出树的一个“分支”变得比其它“分支”更多或更重时，这种有害特性就特别明显。在扇出树中电容和电阻的混合会产生一个阻容(R-C)时间常数。阻容时间常数是一个寄生现象，这种现象能阻碍信号的传播并使时钟信号的原始构成偏离于它所希望的形式。减少时钟信号的传播速度的主要因素是与终端晶体管的电容相连的长线的电阻效应。导线的电阻(R)线性增加是导线长度(l)以及所使用材料的每单位长度电阻(r)的函数，这里R=rl。同样，导线的电容(C)随着它的长度(l)和每单位长度的电容(c)线性增加。电容可以定义为C=cl。由于电阻和电容使导线的“R-C”延迟(D)为D=(1/2)rcl2。正如l2所描述的那样，由于电容和电阻的影响使得该延迟随着导线长度呈平方增长。由于时钟速度和集成电路的规模持续增长，使与导线长度相关的定时困难已经变为一个伤脑筋的问题。在设计集成电路过程中，完成电路的实际布局要考虑所有相应的设计约束条件。通常，在完成半导体芯片的布局或地区规划之后，还存在电路同步问题。快速和更大规模集成电路的发展已经产生对于有效和有用的时钟分配网络的需求，这种时钟网络在完成布局之后不需要用很大的努力就可以获得可接受的结果。计算机辅助设计可以提示诸如不能接受的延迟这样潜在的问题，但是必须对数以百计的变量进行比较。然后使用最佳推测估算来解决同步困难。通过使用被称为缓冲器的简单放大器“再动力估计”(repowering)或延迟信号来减少由于长导线和多个变换器而造成信号的延迟传播。但是，缓冲器在集成电路的定时方面引入不确定性并且需要占用芯片面积。另外，缓冲器的有效插入需要昂贵的计算机设计工具。计算机设计工具仅是估算方法并提供建议。对于临界设计布局，缓冲器解决方式提供了不太理想的响应。目前已经受到额外关注的集成电路设计的一个方面是能提供用于在高频数字电路中不可接受的延迟的解决方法这个方面。用户对于更快速处理器和较高的时钟频率的需求已经增强了寻找用于与时钟信号分配和时钟信号延迟相关的同步问题的解决方法的努力。一种典型的时钟分配网络具有数以百计的通常被称为终端或变换器的接收电路。终端一般是由金属氧化物半导体(MOS)晶体管的栅极来实现。尽管每个变换器或接收晶体管都有相对小的R-C时间常数，但是许多变换器的累积效应会在时钟信号的传播过程中产生过度的延迟。目前，数字电路的设计者正努力争取1千兆赫以及更高的时钟频率。所以，一个最佳的时钟分配系统的实现已经变为关键在于减小延迟和确保同步。晶体管技术的快速发展已经减小了与晶体管开关有关的延迟问题，但是与晶体管互连的传输线已经变为实现已增加的时钟速度的限制因素。目前，带有大量R-C时间约束条件的电路需要将多个缓冲器插入该电路中以便于有效地消除R-C负载间的影响。随着集成电路变得较大并且芯片变得较便宜，高频操作已经是集成电路设计者的焦点。为增加数字电路的时钟速度而做的努力已经显示出有效的集成电路时钟分配系统的重要性和对它的需求。集成电路内时钟信号的衰减是由许多因素确定的。时钟分配网络内时钟信号的衰减直接与扇出数的平方根成比例。时钟信号的衰减与传输线的实际特性成反比例。这样定义传输线的衰减α=exp[-R/(2L/C)]]]>这里R是从中央时钟缓冲器到最终目的地的传输线的总电阻，L是传输线的总电感，C是传输线电容。当传输线的衰减增加时，传输线终端的时钟信号功率电平减少。在本系统中传输线衰减可以非常高。接收一个弱时钟信号的分支电路能导致严重的设计困难。一般地，在估算收到时钟信号的前沿之后的额定时间内，在集成电路内部完成数据传输。由于在时钟信号的上升沿处的失真或延迟，使用于时钟分配的许多现有技术的方法受到影响。如果这个上升沿太晚，则不会发生所希望的数据传输。所以很明显，能提供在很高的时钟速度下分配可接受的时钟信号并且仅需要极小的设计调整的集成电路时钟分配系统将是有益的。所以本专利技术的一个目的是提供一种集成电路时钟信号分配系统。本专利技术的另一个目的是提供一种用于越过双导线传输线在一个集成电路内分配差分时钟信号的系统。本专利技术的又一个目的是提供一种用于越过由负阻抗终接的双导线传输线分配时钟信号的系统。现描述实现上述目的的方式。提供了一种系统，该系统用于在具有一个高频时钟的集成电路内使电路操作同步。该系统包括提供时钟信号和时钟信号补码的振荡器。使用双导线传输线来分配这个时钟信号。这双导线传输线具有与该时钟信号耦合的第一导线和与该时钟信号补码耦合的第二导线。该传输线提供差分时钟信号给集成电路内的分支电路。将负阻抗传输线终端并行地连接到传输线上。该负阻抗终端提高时钟信号的渡越时间和该时钟信号补码的渡越时间从而在集成电路内提供高频率的电路同步。本专利技术上述的以及其它的目的、特征和有益效果将在随后详细的说明书中变得显著。在随后的权利要求中体现了本专利技术新颖性特征和令人信服的特性。但是只有当联系附图阅读本专利技术时，本专利技术自身以及最佳实施方式、其它的目的和它们的有益之处才能通过参考随后一个说明性实施例的详细说明得到最好的理解，其中附图说明图1说明了根据本专利技术的一个基本集成电路时钟分配系统；图2描述了用于传输线的负阻抗终端；图3说明了根据本专利技术在一个集成电路内双导线传输线的实现截面图；以及图4描述了代表响应输入的负阻抗器件输出的图形。现参考附图特别是参考图1，其上描述了使用双导线传输线的时钟信号分配系统。这双导线传输线在整个集成电路8内传导时钟信号。越过差分传输线26同时分配时钟信号和时钟信号补码。在一个最佳实施例中，这个时钟信号和时钟信号补码在形式上是相同的，但是，该时钟信号补码相对于该时钟信号在相位上被移位180度。差分时钟实现电路在整个集成电路8内确保低噪声。本专利技术的差分本文档来自技高网...

【技术保护点】
一种用于在具有高频时钟的集成电路中同步电路操作的系统，所述系统其特征在于包括： 用于提供一个时钟信号的振荡器，所述时钟信号有若干个高电平和低电平之间的转换； 提供所述时钟信号的补码的时钟信号补码； 在所述集成电路内的双导线传输线具有第一导线和第二导线，所述第一导线与所述时钟信号耦合，所述第二导线与所述时钟信号补码耦合，所述双导线传输线用于将所述时钟信号和所述时钟信号补码传播到所述集成电路内部的分支电路中；并且 若干个终端与所述第一导线和所述第二导线耦合，所述若干个终端给所述第一导线和所述第二导线提供负阻抗以用于增加时钟信号渡越时间和时钟信号补码的渡越时间，并在所述集成电路内部提供高频电路同步。

【技术特征摘要】
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【专利技术属性】
技术研发人员：US高沙尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]