本发明专利技术提供了一种控制高速PCB信号阻抗的方法，包括以下几个步骤：首先根据设计要求选定PCB的板材，然后确定PCB层叠排列结构及各层参数，接着计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参数，再跟着根据线宽和线距设置布线规则并按照布线规则布线，最后将设计好的PCB进行加工，并对加工完成后的PCB进行阻抗测试验证。本发明专利技术基于8层PCB合理设计的层叠结构，其阻抗匹配和合理的布线能保证高速PCB信号一次性通过阻抗匹配测试，可以避免高速PCB高速信号线测试中出现的因阻抗突变引起的信号反射和失真等信号完整性问题。
【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种控制高速PCB信号阻抗的方法，包括以下几个步骤：首先根据设计要求选定PCB的板材，然后确定PCB层叠排列结构及各层参数，接着计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参数，再跟着根据线宽和线距设置布线规则并按照布线规则布线，最后将设计好的PCB进行加工，并对加工完成后的PCB进行阻抗测试验证。本专利技术基于8层PCB合理设计的层叠结构，其阻抗匹配和合理的布线能保证高速PCB信号一次性通过阻抗匹配测试，可以避免高速PCB高速信号线测试中出现的因阻抗突变引起的信号反射和失真等信号完整性问题。【专利说明】—种控制高速PCB信号阻抗的方法
本专利技术涉及一种控制方法，特别涉及一种控制高速PCB信号阻抗的方法。
技术介绍
随着集成电路开关速度的提高以及PCB(Printed Circuit Board)板密度的增加，高速PCB设计中信号的高频化和窄沿化促使着信号完整性(Signal Integrity(SI))问题变得不容忽视，同时也极具挑战。在高速PCB设计中若不能较好地解决信号完整性的设计问题，将有可能造成高速PCB设计的致命错误，使得信号在PCB上的传输质量大打折扣，浪费财力物力，延长开发周期，降低设计效率。我们知道，信号在PCB上的传输质量直接影响PCB的性能，它关系到PCB阻抗设计的要求。在高速的PCB设计中，对信号的阻抗有着严格的要求，因此如何控制高速PCB信号的阻抗就成为PCB设计研究中的重要课题。 现有的PCB阻抗控制方法有以下几点的不足:(I)在设计时不考虑印制板的板材结构，Pr印reg和core的物理特性(相对介电常数DK和损耗因子DF) (2)不知道信号层的残铜率，不能精确得到介质层的层压厚度。从而造成PCB板高速PCB的高速信号线阻抗控制不一致。
技术实现思路
为了克服上述技术问题，本专利技术提供一种控制高速PCB信号阻抗的方法，该方法能够保证高速PCB信号一次性地通过阻抗匹配测试，可以避免高速PCB高速信号线测试中出现的因阻抗突变引起的信号反射和失真等信号完整性问题。 本专利技术所采用的技术方案是: 一种控制高速PCB信号阻抗的方法，其特征在于，包括以下步骤: (I)根据阻抗设计要求选定PCB的板材； (2)确定PCB层叠排列结构及各层参数； (3)计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参数； (4)根据线宽参数和线距参数设置布线规则并按照布线规则布线； (5)将设计好的PCB进行加工，并对加工完成后的PCB进行阻抗测试验证。 优选地，所述步骤(2)的参数包括板材的介电常数与层厚。 优选地，所述PCB板材为FR4板材，其介电常数为3.85GHZ。 优选地，PCB层叠排列结构为8层，层的排列分别是ARTOl层为T0P01层，ART02层为 GND02 层，ART03 为 SIG03 层，ART04 层为 P0WER04 层，ART05 层为 P0WER05 层，ART06 层为 SIG03 层，ART07 层为 GND07 层，ART08 层为 B0TT0M08 层，其中 T0P01 层、ART03 层、ART06层与B0TT0M08层为高速信号的布线层。 优选地，所述T0P01到GND02的厚度为3.76mil, GND02到ART03core的厚度为 5.9mil, ART03 到 ART04 的厚度为 12.746mil, ART04 到 ART05core 的厚度为 5.9mil, ART05到 ART06 的厚度为 12.746mil,GND06 到 ART07core 的厚度为 5.9mil,ART07 到 B0TT0M08 的厚度为 3.76mil，其中，T0P01/B0TT0M08/ART03/ART06 的参考屏蔽层为 ART02/ART07。 优选地，所述单端输入线外层T0P01/B0TT0M08线宽为6.5mil,单端输入线内层ART03/ART06线宽为5.9lmil，差分输入线外层T0P01/B0TT0M08线宽/线距为 5.4mil/8.6mil，差分输入线内层线宽/线距为5mil/7.5mil。 优选地，所述的计算阻抗是使用阻抗计算软件进行的，所述设置布线规则是使用EDA软件进行。 本专利技术的有益效果是:本专利技术基于8层PCB合理设计的层叠结构，其阻抗匹配和合理的布线能保证高速PCB信号一次性通过阻抗匹配测试，可以避免高速PCB高速信号线测试中出现的因阻抗突变引起的信号反射和失真等信号完整性问题。 【专利附图】【附图说明】 图1是本专利技术的阻抗测试设计流程图。 【具体实施方式】 下面结合附图和实施方式对本专利技术进一步说明。 如图1所示，本专利技术的一种控制高速PCB信号阻抗的方法，包括以 下步骤: 第一步，根据阻抗设计要求选定PCB的板材，优选所述PCB板材为FR4板材。 第二步，确定PCB层叠排列结构及各层参数，所述参数包括板材的介电常数与层厚，其介电常数优选为3.85GHZ。 本专利技术实施例的PCB层叠排列结构为8层，层的排列分别是ARTOl层为T0P01层，ART02 层为 GND02 层，ART03 为 SIG03 层，ART04 层为 P0WER04 层，ART05 层为 P0WER05 层，ART06 层为 SIG06 层，ART07 层为 GND07 层，ART08 层为 B0TT0M08 层，其中 T0P01 层、ART03层、ART06层与B0TT0M08层为高速信号的布线层。 本专利技术实施例的所述T0P01到GND02的厚度为3.76mil,GND02到ART03core的厚度 5.9mil,ART03 到 ART04 的厚度 12.746mil,ART04 到 ART05core 的厚度 5.9mil,ART05 到ART06 的厚度 12.746mil,GND06 到 ART07core 的厚度为 5.9mil,ART07 到 B0TT0M08 的厚度为 3.76mil，其中，T0P01/B0TT0M08/ART03/ART06 的参考屏蔽层为 ART02/ART07。 第三步，计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参数，具体运用阻抗计算软件计算出满足工艺要求的线宽和线距。本专利技术的实施例中，是计算单端输入线控制50011111+/-101%和差分输入线控制在lOOohm+/-^)1^的阻抗,在层叠结构和板材的厚度确定后，运用阻抗计算软件计算出满足工艺要求的线宽和线距。另外，本专利技术实施例优选所述单端输入线外层T0P01/B0TT0M08线宽为6.5mil，单端输入线内层ART03/ART06线宽为5.91mil，差分输入线外T0P01/B0TT0M08线宽/线距为5.4mil/8.6mil，差分输入线内层线宽/线距为5mil/7.5mil。 第四步，根据线宽参数和线距参数设置布线规则并按照布线规则布线，所述设置布线规则是使用EDA软件进行，将计算好的线宽和线距用软件设置好后，按照布线规则布线，布线结束后进行DRC检查。 第五步，将设计好的PCB进行加工，并对加工完成后的PCB进行阻本文档来自技高网...
【技术保护点】
一种控制高速PCB信号阻抗的方法，其特征在于，包括以下步骤：(1)根据阻抗设计要求选定PCB的板材；(2)确定PCB层叠排列结构及各层参数；(3)计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参数；(4)根据线宽参数和线距参数设置布线规则并按照布线规则布线；(5)将设计好的PCB进行加工，并对加工完成后的PCB进行阻抗测试验证。
【技术特征摘要】
【专利技术属性】
技术研发人员：杨鹏，
申请(专利权)人：深圳怡化电脑股份有限公司，深圳市怡化时代科技有限公司，深圳市怡化金融智能研究院，
类型：发明
国别省市：广东;44
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