锁相环电路制造技术

一种锁相环电路，第一比较装置比较压控振荡装置的输出和参考信号间频率差和相位差，第一充电激励器基于该比较结果充电和放电，第二比较装置比较压控振荡装置的振荡输出和参考信号间频率差和相位差，第二充电激励器按该比较结果充电和放电，第二比较装置和第二充电激励器的相位差－输出电压特性增益高于第一比较装置和第一充电激励器，在第二比较装置在相位差－输出电压特性中存在死区，把第一延迟电路插入到第一比较装置以消除死区。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种锁相环（ＰＬＬ）电路，其中包括控制压控振荡装置的频率的一反馈电路，其是按基于所述压控振荡装置振荡输出和参考信号的一时间常数电路的方式进行控制的，其中所述锁相环电路包括：用于比较所述压控振荡装置的振荡输出和所述的参考信号之间的频率和相 位差的第一比较装置（１０）；在所述的第一比较装置的比较结果的基础上按所述的时间常数充电和放电的第一充电激励装置（３０）；用于比较所述压控振荡装置的振荡输出和所述的参考信号之间的频率和相位差的第二比较装置（２０）；以及在所述的第二 比较装置的比较结果的基础上以所述的时间常数充电和放电的第二充电激励装置（４０）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：川口学，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]